并联eGaN FET提高转换器性能

　　第1部分

　　增强型氮化镓（eGaN）FET与硅功率MOSFET相比有许多优势，而且就像MOSFET一样，许多设计人员想通过并联器件来提高其转换器的功率性能。因为eGaN FET的开关速度要比商用MOSFET快十倍，所以并联会带来许多新挑战。这篇文章分成两部分，讨论了这些挑战并提出了如何获得优异性能的建议。

　　本文介绍了5种采用半桥配置的基本设计，其中每个开关使用了4个EPC2001并联器件（100V、25A）。还讨论了每个参量因子的优缺点。展示了一种使用并联eGaN FET设计的1MHz降压转换器，与相似电路中的先进硅器件相比，该器件具有特别优异的性能。

　　在这篇文章中，我们把"开关"定义为像单个晶体管一样工作的并联FET组。eGaN FET的并联将被进一步限制为每个开关的单个栅极驱动器。

　　并联eGaN FET的考虑因素

　　为成功实现eGaN FET的并联，设计人员需要理解所有的参数以及它们的相互影响。所需考虑的主要方面是：器件特性和电路参数。

　　器件特性

　　增强型氮化镓是一种相对较新的技术，因此需要研究每个器件的特性，以便了解它们可能对并联兼容性的影响。显著的特性包括：并联器件的选择，例如是选多个小型器件还是数量较少的大型器件？器件的关键参数（如RDSon或Rth）是正温度系数还是负温度系数？不同器件和批次变化对设计有何影响？

　　eGaN FET的RDSon具有有助于并联的正温度系数。当开关中的一个器件温度变得比其它器件高时，它会开始增加RDSon,从而承载较小的总电流负载。这让器件得以冷却下来，直至所有器件温度达到均衡为止。

　　鉴于eGaN FET具有一个轻微正温度系数的阈值电压，Rth的变化可表现为时间的漂移，这样，一个器件将相对于其它器件导通或者关断。这些时移会导致单个器件在短时间内承载整个负荷。此外，这些漂移会在器件之间的电感上感应出不期望的电流感应电压。在极端情况下，这将导致错误的导通或关断触发，从而对开关造成灾难性的后果。从eGaN FET的详细分析中可以发现，与开关瞬态时间相比，Rth变化所导致的时序变化非常地小。举例来说，使用8ns的总栅极上升时间（从0V至5V）及两个并联器件（其中一个器件Rth为1.4V,另一个器件Rth为1.54V），导致的时移仅为224ps（低于总漏源开关过渡时间的5%）。

　　电路参数

　　eGaN FET就像其对手MOSFET一样，不可能简单地将它们各自的每个端子连接到彼此，而得到一个好的开关。为了确保每个器件发挥出性能，以及并联开关能够发挥出接近理论上的性能，我们需要对电路做出一定的调整。此外，eGaN FET开关速度更快，阈值电压（Rth）更低，并且可能具有更大的米勒电容比。所有这些因素迫使设计人员需要仔细考虑并联版图设计和所得电路。

　　图1显示了一个半桥转换器的一般原理图，并详细给出了具有两个并联器件的低侧开关。为了确保可靠工作，电路中有两个参数需要加以控制：源极电感，它会在器件中引入不期望的栅极电压，该参数依据流经开关的电流的di/dt而定；米勒电容，在开关事件期间，它会在栅极路径中引入电流，该参数受开关的dv/dt驱动。讽刺的是，为了确保di/dt不会引发栅极电压，需要高阻抗的栅极环路；而在同时，为了减小dv/dt引起的栅极电流的作用，栅极环路又需要低阻抗。

图1:两个并联器件的一般原理图。图中标明了寄生电感的位置。

　　为了克服这一设计矛盾，设计人员必须理解上述每个效应的影响：容限有多大，以及还有别的什么措施可以减轻这些效应所引起的问题？终，设计归结为能够实现多好的栅极驱动电路与电源电路的隔离。

　　详细的分析和仿真结果表明：源极电感是电路中重要的元素，必须尽可能保持，这个可以通过牺牲漏极电感来实现；栅极电感会比源极电感大，两者的比例很难小于10:1,这是由于栅极驱动传输线长而窄的缘故；栅极驱动器的输出和输入阻抗可以通过"编程"并通过降低dv/dt的方式来进一步提高开关性能，但这样却会以牺牲效率为代价；包含栅极电感的完整解决方案将形成具有正弦项和指数项的三阶系统，这要求数字分析才能得到解决方案。

　　图2显示了栅极环路的简化电路，其中的电路元件可能影响到开关的dv/dt和di/dt抗扰度。dv/dt电路可简化为分流器，而di/dt电路则简化为分压器。通过某些简化假设，我们可以为开关的di/dt和dv/dt抗扰度推导出公式（1）和（2）。这些公式能够同样地适用于单个器件或多个并联器件开关。使用这两个公式的关键是确定正确的源极和栅极环路电感。

图2:确定dv/dt（左）和di/dt（右）抗扰度的简化原理图。

　　开关的di/dt抗扰度可以用公式（1）确定：

　　其中：di/dt=经过源极电感的电流的变化率[A?s-1],Rth=开关的阈值电压[V],Rg=栅极电阻[Ω],RDR=栅极驱动器的输出电阻[Ω],Lg=栅极电感[H],Cgs=栅源电容[F],Ls=源极电感[H].

　　开关的dv/dt抗扰度可以用公式（2）确定：

　　其中：dv/dt=漏源间电压的变化率[V?s-1],Cgd=栅漏电容[F].

　　比较eGaN FET和MOSFET的易感性

　　在使用并联器件时，实际器件参数和元器件版图参数都变得非常重要。比如，考虑一个忽略Lg的简化后的开关电路，并且漏极电流在整个换向时间内呈线性增加。电流换向间隔时间就可以近似表示为：

　　其中：t ΔI =电流换向间隔时间[s],gm=跨导[S],VDR=栅极驱动器电压[V],IDS=漏电流[A].

　　由于eGaN FET与等效MOSFET相比，具有更低的驱动电压、栅极电阻和电容，因此上述公式中的共源电感项的效应，会变得显著很多。图3描绘的是根据共源电感值的变化，EPC2001和类似的先进MOSFET（英飞凌BSC060N10N）的导通和关断时间间隔（关断时，VDR–Rth项被Rth所代替），即上述电流换向时间公式。图3清楚地表明，eGaN FET换向时间受共源电感的影响比MOSFET大得多，当Ls值足够高时，可能会超越eGaN FET性能。

图3:共源电感效应对MOSFET和eGaN FET导通与关断时间的影响的比较。

　　同样地，电压换向间隔可以从两方面考虑。首先，确定给定栅极驱动器的开关时间性能；其次，确定对感应dv/dt事件引起的误导通的敏感度。

　　其中：t ΔV =电压换向间隔时间[s],Q gd =栅漏电荷[C],RDR-up =栅极驱动器的导通电阻[Ω],VPL=台阶电压[V].

　　如果我们现在假设在此过渡过程中的峰值dv/dt比平均dv/dt约高30%,那么没有dv/dt（米勒）导通事件发生时的开关时间可以近似表示为：

　　其中：tΔVimmune=针对抗干扰的电压换向间隔时间[s],VDC=直流总线电压[V],RDR-down =栅极驱动器关断电阻[Ω].

　　图4绘出了得到的作为栅极驱动电阻Rg函数的dv/dt换向时间。图4还给出了超出FET的Rth之前的换向时间的极限值。这个换向时间被定义为互补开关的抗扰度极限值，开关速度稍快一点就有可能导致不期望的开关行为。从图4可以看出，在使用MOSFET的情况下，换向时间要比针对抗扰度预测的值大得多，从而提供了更大的dv/dt抗扰度。如果使用eGaN FET,针对抗扰度的换向时间较能够实现的值大，因此，建议关断时的Rg值比导通时的低。

图4:栅极电阻效应对MOSFET和eGaN FET导通换向时间影响的比较。

　　从图4所示的图形可以进一步发现，因为eGaN FET可以比MOSFET开关更快，并具更少的电荷，因此对Rg的变化没有这么敏感。然而，这并不意味着eGaN FET具有更好的抗扰性。

　　当有更多器件并联在一起时，随着栅极环路的增长，Lg和RDR的影响会增加，这样，dv/dt抗扰性能将会变差--为了提高抗扰性能，"延长开关时间"成为选择。

　　版图设计考虑

　　eGaN FET的平面栅格阵列（LGA）封装与传统MOSFET封装大不相同。LGA封装有助推动新的版图设计，从而显著减少并联器件之间的寄生电感。考虑到eGaN FET开关速度非常快，并具有低栅极阈值电压，因此，这些新的选择对实现的器件并联解决方案至关重要。尽管eGaN封装和器件具有很大的优势，设计人员仍然需要仔细考虑转换器设计的版图。

　　我们总是需要从两个角度来考虑版图设计：印刷电路板限制（包括电路板组装）及布局和布线设计。eGaN FET对此要求也不例外，但由于它们的小尺寸、紧凑连接结构和对电流和电压规格的高要求，可能需要额外的考虑。

　　为了回答版图设计方面的许多问题，宜普（EPC）公司开发了5个半桥设计，其中每个开关都有多达4个并联器件（图5）。图6显示了测试设置的框图。

图5:评估版图设计。

图6:并联评估测试电路板设计的框图。

　　表1总结了各个设计的差异。表1中使用的栅极结构的定义见图7.

表1:本分析中使用的5个设计的关键属性。

图7:评估设计中使用的各种栅极连接结构。

　　经过对5个设计的分析与测量得出的栅极和源极电感见表2.

表2:5个设计样例的栅极和源极电感。

　　并联开关的di/dt抗扰性

　　现在我们可以用电感值来确定每个设计工作时的di/dt极限值；然后，可以用这些数字确定哪个设计能够为并联提供的工作结果；随后，在设计中可以选择1到4个并联器件，来确定并联eGaN FET的品质因数（FOM）。

　　源极电感在栅极环路中很大程度上是共享的，可能会影响电压，这将导致不必要的开关导通或者关断。公式（1）给了在di/dt事件发生时，由共源电感引入栅极的电压值。将感应电压的极限值设置为栅极阈值电压后（对EPC2001器件来说，这个极限的典型值是1.4V），我们就可以确定一个设计的di/dt极限值。

　　使用表中的电感值和典型的阈值电压，我们可以得出每个设计在使用4个器件时的di/dt极限值，如表3所示。

表3:分别为5个设计样例计算出的di/dt极限值。

　　从di/dt抗扰度的结果可以看出，A设计的性能比其它设计要差得多。这个设计的目的就是要突出不正确的eGaN FET并联方法，同时，由于这种方法具有非常小的供电环路去耦电感，因此从另一角度来看，它又似乎很有吸引力。

　　并联开关的dv/dt抗扰性

　　既然di/dt抗扰性的问题得到了解决，我们还需要对dv/dt抗扰性进行考虑。漏源间的快速电压过渡过程可能将电流引入栅极电路。当开关关断而对立开关导通时，这种情况就会发生。包含栅极驱动器的低栅极阻抗，将确保开关中器件的栅极在dv/dt事件发生时保持关断状态。从图1和图2可以看出，栅极电路中有多个元件，包括：关断电阻（Rgoff）、栅极电路电感（Lg）、共源电感（Ls）、栅源电容（Cgs）、栅漏电容（Cgd）以及栅极驱动器关态电阻（RDR）（嵌入在Vgatedrive中）。

　　对栅极电路的分析表明，在栅极间的电感和电阻都是串联的。Cgd是把电流引入栅极的元件，栅极电路中的元件阻抗，将决定电压上升的幅度。Cgd对于漏极电压来说，是非线性的，因此，分析有些复杂。为了简化分析，我们使用了60pF的固定值。评估板使用了以下电阻值：RDR=100mΩ和Rgoff=1Ω。

　　我们可以发现，由于走线非常短，走线电阻将变得可以忽略不计。电路可以精简为跨Cgs两端的电阻（Rg+RDR）和电感（Lg+Ls）的串联。感应电流将在Cgs和电阻-电感电路之间分配。这个电路很难计算dv/dt,因为一些解答含有振荡分量。但需要说明的是，电阻（Rg+RDR）和电感（Lg+Ls）应尽可能小。对所有设计来说，电阻（Rg+RDR）是相同的，因此结论是：抗扰度水平与电感（Lg+Ls）成反比。计算得到的结果见表4.

表4:针对5个设计样例计算得到的dv/dt极限值。

　　定量的并联分析：开关品质因数

　　不论是用单个器件还是用多个并联器件设计，转换器的性能都可以通过创建有意义的开关品质因数（FOM）进行定量比较。该品质因数只包含了开关能力，而省略了明显的RDSon和热优势。在本文中，dv/dt和di/dt抗扰性被认为是关键的性能考虑因数，因此，在预测并联器件转换器性能时，将这些数量包含进FOM定义中非常合理。另外，FOM可以按照每个开关并联器件的数量进行定义。那么，这种FOM的趋势是提供转换器在使用并联器件工作时的极限指示。

图8:使用2个和4个并联器件的不同版图间的开关FOM比较。单个器件的FOM为1.0.

　　上述新的FOM定义由下列公式给出：

　　其中：dvn/dt=n个并联器件的dv/dt抗扰度[V?s-1],din/dt=n个并联器件的di/dt抗扰度[A?s-1],dv1/dt=单器件版转换器的dv/dt抗扰度[V?s-1],di1/dt=单器件版转换器的di/dt抗扰度[A?s-1],n=每个开关的并联器件数量。

　　FOM可以被理解为，并联转换器相对单器件转换器的开关功率损耗倍增因子。

　　使用公式（7）并规范化到单器件版的设计，可以得到每个设计使用2个和4个并联FET的规范化FOM的图表。

　　从FOM结果看到，B设计明显是的设计。下面让我们来更详细地研究这个设计，以便确定并联器件的数量将如何影响转换器的性能。图9展示了采用不同数量并联器件的B设计的不同版图。

图9:采用不同数量并联器件的B设计的版图选择。

　　表5给出了图9给定设计的电感和抗扰度极限值。图10显示了FOM.

表5:针对图9所示不同情况，计算出的电感和抗扰度极限值。

图10:采用不同数量并联器件的B设计的FOM性能。

　　第1部分小结

　　eGaN FET可以并联使用吗？对这个问题的简单回答是"可以".但是，由于eGaN FET具有更高的开关速度能力，相比MOSFET而言，源极电感和栅极电感要更加重要。随着并联器件数量的增加，快速开关器件的性能与版图的影响相比变得不那么相关，也就是说，这些器件受版图而非器件性能所限制。

　　本文讨论了各种版图对并联eGaN FET性能的影响，并定义了开关FOM,基于并联FET的数量来量化预测的转换器性能。大部分预测性能的降低，源于随并联FET数量的增加而下降的开关速度。开关速度的下降会增加转换器的开关损耗，而减少并联FET的优势。

　　本文还表明，可以将两个eGaN FET并联而不造成性能的降低。当并联器件超过两个时，开关损耗可能会稍有增加。下面，我们将展示采用两个并联eGaN FET设计的1MHz降压转换器的实际结果，并与的硅MOSFET作比较。

　　第2部分

　　在这篇有关并联eGaN FET的文章的部分里，我们介绍了在一个半桥配置中、每个开关使用了4个EPC2001（100V,25A）并联器件的5种基本设计，并根据实验进行了确认。同时，该部分还讨论了每种参量因子的优缺点。文中表明，两个器件可以被有效地并联在一起，而不会增加误触发或更高开关损耗的风险。文章的第二部分，介绍了使用两个并联eGaN FET的1MHz降压转换器，与采用先进硅器件的类似电路相比，这种转换器具有特别优异的性能。

　　降压转换器中并联eGaN FET与MOSFET的比较

　　为评价并联MOSFET和eGaN FET之间的性能差异，我们需要创建一个同步降压转换器，并进行测试。图11显示了这种转换器的基本原理图。降压转换器设计的输入电压为19VDC,输出为1.2V.两个设计的电路都使用了凌力尔特公司的降压稳压器LTC3833 IC.eGaN FET版本的转换器设计中，为提供栅极驱动的兼容性，我们采用了德州仪器（TI）公司的eGaN驱动器（LM5113）。

图11:用于评估并联FET的同步降压转换器的基本原理图。

　　eGaN版本的版图设计有两种变化。降压转换器的设计如图12所示。变化在于单FET版和双并联FET版，该并联器件是同步整流器。部分中的E设计是评估并联版版图的基础。（我们没有选用所讨论的理论"B设计",是因为在做这个设计时，我们还没有认识到其优异的性能）。

图12:用于并联评估的eGaN FET同步整流器降压转换器版图。

　　图13提供了用于对比评估的降压转换器的照片。eGaN FET电路板的尺寸约为2英寸×2英寸，黄色点线代表转换器本身的占位区域。

图13:评估用降压转换器的照片。左边=MOSFET版本；中间=单eGaN FET版本；右边=双eGaN FET版本。

　　MOSFET版同步降压转换器使用凌力尔特演示板DC1640A进行评估。表6给出了转换器设计的总结。

表6:MOSFET和eGaN FET转换器设计特性的总结。

　　表6给出的电感值，只适用于同步整流器FET,因为它就是在双FET版本中并联的这些器件。通过使用PCB内专门设计的、具有低栅极驱动器电阻（<0.5Ω）的探头，测量器件栅极上的栅极电压的振荡频率，我们就可以使用栅源电容值，从一阶谐振公式中计算出栅极电感。利用两个器件源极之间的尺寸，再使用平面导体电感公式，就可以计算出器件间的源极电感。电感的长度等于彼此靠近的两个源极焊盘间的距离，导体的宽度等于过孔组的宽度，厚度等于导体厚度。

　　两种转换器都工作在1MHz开关频率和12VDC输入。所选择的MOSFET是根据演示板物理装配尺寸选择的，与eGaN FET具有相似的栅极阈值电压。所有的转换器都采用相同的输出电感器（Wurth公司744308025:250 nH、370μΩ），以及4个并联的100μF、1206尺寸的陶瓷输出电容。

　　图14显示了在宽负载电流范围内，每个转换器的效率测量结果。结果清楚地表明，基于eGaN FET的转换器具有比采用类似MOSFET的转换器高得多的效率性能。eGaN FET相比MOSFET,虽然具有近两倍的RDSon值，但eGaN FET却仍然取得了这一重大的效率改进。控制器内固有的体二极管30ns传导时间对MOSFET版的效率有进一步的负面影响。

图14:每个降压转换器的效率测量结果。

　　图15和图16分别显示了，对采用单个器件和两个器件的降压转换器的开关电压节点波形的测量结果。

图15:单器件降压转换器的测量波形。

图16:双器件降压转换器的测量波形。

　　我们对每个转换器的dv/dt也进行了测量，结果见表7.必须注意的是，在双eGaN FET的情况下，dv/dt要比抗扰度预测值高。测量到的dv/dt比抗扰度预测值高这一事实，并不表示eGaN FET有哪个参数被超出了。栅极在关断期间，可能经历一个负电压尖峰，这在表面上会提高米勒电容比。设计人员必须测量并寻找出波形上不期望的导通迹象。这些迹象之一可能是在过渡阶段内，漏源电压上出现的一个小的凸起。

表7:对每个设计样例测量得到的dv/dt极限值。

　　值得注意的是，降压转换器的同步整流开关使用的FET并联是一种特例。这种情况对FET来说具有有利条件，与其他类型的转换器和开关相比，它对源极电感没有那么敏感。同时，源极电感增加到一定值时，甚至可能对设计有利。

　　并联eGaN FET设计指南

　　总结上述实验，我们可以得出以下一组通用设计规则：

　　在设计中，要尽可能把器件之间的源极电感保持到。我们不能将这个电感与单个器件的共源电感混为一谈。利用短而宽的结构可以达到这个目的。

　　保持所有的栅极连接彼此之间非常紧密。栅极连接之间的"间隔"距离越小，共源电感就越小。

　　要尽可能保持栅源阻抗，特别是电感。由于栅极连接一般是长而窄的走线，所以这一目标难于实现。因为走线宽度一般受到约束，所以设计时必须保持栅极走线尽可能短。

　　漏极电感相对源极电感可能会有所增加。实践表明，漏极电感可能有助于在更宽范围的工作条件下保持系统稳定。太大的电感也是有害的。从物理角度来看，这意味着，在设计版图时，一组开关可以稍微分散一点。

　　通过增加栅极驱动器源极电阻，可以减少开关事件的dv/dt.这有助于抑制在栅极环路中可能发生的振荡--这种振荡可能导致超出允许的栅极电压。

　　增加栅极关断电阻有助于控制栅极电路。就像在导通情况下一样，关断器件可能在开关事件中引起振荡。在关断情况下，栅极可能形成负或正的振铃现象。正的振铃可能导致不期望的导通。

　　第二部分小结

　　本文小结

　　eGaN FET可以并联使用吗？可以！但是，必须要注意的是，并联eGaN FET可能要求调整栅极电路以降低开关速度，并确保在器件的抗扰度极限范围内得以工作。开关速度的调整可以通过改变栅极驱动器中的导通和关断电阻值实现。

　　另外，有几种特例能够在使用并联器件时，改善转换器工作性能。其中的一种特例是降压转换器中的同步整流器，可以通过将有源器件之间的死区时间调整到零，和允许栅极上出现负电压过冲，来提高dv/dt抗扰性。

　　上文将来自部分取得的电路版图经验，应用于工作在1MHz的实际的降压转换器上。结果表明，并联使用两个eGaN FET,可以产生与单器件转换器相当的性能，而与先进硅MOSFET器件实现相比，其性能则要高出许多。