LVDS传输系统测试方案

　　测试功能，对于模板测试失败的波形，Agilent的DSO9000示波器还有一个非常独特的功能：失效bit定位，即可以将模板测试的波形展开，看到造成模板测试的各个特定的bit，这对于定位问题的原因非常有用。

　　LVDS即低压差分信号传输，是一种满足当今高性能数据传输应用的新型技术。由于其可使系统供电电压低至2V，因此它还能满足未来应用的需要。此技术基于ANSI/TIA/EIA-644LVDS接口标准。

　　LVDS技术拥有330mV的低压差分信号（250mVMINand450mVMAX）和快速过渡时间。这可以让产品达到自100Mbps至超过1Gbps的高数据速率。此外，这种低压摆幅可以降低功耗消散，同时具备差分传输的优点。 LVDS技术用于简单的线路驱动器和接收器物理层器件以及比较复杂的接口通信芯片组。通道链路芯片组多路复用和解多路复用慢速TTL信号线路以提供窄式高速低功耗LVDS接口。这些芯片组可以大幅节省系统的电缆和连接器成本，并且可以减少连接器所占面积所需的物理空间。LVDS解决方案为设计人员解决高速I/O接口问题提供了新选择。LVDS为当今和未来的高带宽数据传输应用提供毫瓦每千兆位的方案。 其典型架构如下：

　　一般LVDS的传输系统由FPGA加上LVDS的Serdes芯片组成， LVDS的Serializer芯片把FPGA的多路并行数据通过时分复用的方法变成较少路数、较高速率的串行LVDS信号进行传输，接收端的de-Serializer芯片再把接收到的串行LVDS信号解成多路并行数据。其好处在于FPGA通过外挂的LVDS芯片可以方便可靠地以高速率把内部数据传输出去，如NS、TI等公司大量提供这种LVDS的Serdes芯片。

　　更先进的总线LVDS（BLVDS）是在LVDS基础上面发展起来的，总线LVDS（BLVDS）是基于LVDS技术的总线接口电路的一个新系列，专门用于实现多点电缆或背板应用。它不同于标准的LVDS，提供增强的驱动电流，以处理多点应用中所需的双重传输。BLVDS具备大约250mV的低压差分信号以及快速的过渡时间。这可以让产品达到自100Mbps至超过1Gbps的高数据传输速率。此外，低电压摆幅可以降低功耗和噪声至化。差分数据传输配置提供有源总线的+/-1V共模范围和热插拔器件。

　　对于LVDS系统的测试，主要涉及以下几个方面：

　　1/ FPGA内部逻辑和并行接口测试，用于保证数据处理和控制的正确性；

　　2/ 高速串行LVDS信号质量测试，用于保证LVDS信号的正确传输；

　　3/ 高速互连电缆和PCB的阻抗测试，用于保证传输链路的信号完整性；

　　4/ 系统误码率测试，用于验证系统实际传输的误码率；

　　下面就几个方面分别介绍：

　　1/ FPGA内部逻辑和并行接口测试，用于保证数据处理和控制的正确性；

　　传统上的FPGA内部信号调试有2种方法：直接探测和软逻辑分析仪的方案。

　　直接探测的测试方法：

　　是通过在逻辑代码里定义映射关系，把内部需要调试的信号映射到外部未使用的I/O管脚上，通过相应PCB走线和连接器把这些I/O管脚的信号引出，再送给逻辑分析仪做信号测试和分析仪。

　　这种方法的好处是简便直观，可以利用逻辑分析仪的触发和存储功能，同时信号的时序关系都得到保留；但缺点在于FPGA内部要探测的信号节点很多，而外部的未用I/O数量是有限的，因此调试完一组节点后需要修改逻辑代码中的映射关系到另一组节点，并重新综合、布线，当工程比较复杂时综合、布线等花的时间非常长，所以对于比较复杂的设计测试效率比较低。

　　软逻辑分析仪的方案：

　　是FPGA厂家提供的一种测试方案，其原理是在FPGA逻辑代码设计阶段或综合完成后在工程中插入一个软逻辑分析仪的核，软逻辑分析仪的核需要占用一定的块RAM资源，这种方案的好处是只需要外部PC就可以完成测试，不用占用额外I/O，但是使用也有一定的限制，比如会占用比较多块RAM，记录波形长度和触发功能有限，由于内部时钟先作采样造成信号的时序关系丢失等。

　　目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。FPGA芯片主 要由7部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

　　FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及个模块之间或模块与I/O间的连接方式，并终决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并终决定了FPGA所能实现的功能， FPGA允许无限次的编程。

　　为了解决目前FPGA调试中面临的问题，Agilent做为业界的测试仪器生产厂商，和业界FPGA厂商合作共同推出了动态探头的FPGA调试方案。动态探头的方案可以支持Agilent的逻辑分析仪，也可以支持混合信号示波器，比如Agilent的MSO9000系列。

　　下面以Xilinx的FPGA调试来举例说明。动态探头的工作原理也是在FPGA设计阶段用开发工具，把内部信号映射到ATC2 core的输入端，然后布线映射生成bit文件到FPGA内，整流程和软逻辑分析仪的设计流程非常类似。

　　但是相对于软逻辑分析仪的方案，这个core的功能相对简单，基本功能相当于一个可以被JTAG命令控制的多路复用器，因此其仅占用很少的逻辑布线资源。FPGA的I/O输出的信号可以通过逻辑分析仪的探头捕捉测量，FPGA强大的采样、触发和存储功能可以支持非常复杂的信号分析。下面是一个调试的组网图。

　　由于测试工程师可能要探测的信号已经都事先送到了ATC2 Core的输入端，因此再调试阶段只需要在逻辑分析仪或混合信号示波器的操作界面里选择不同组的信号即可直接把信号送出，当完成一个模块调试后不用再修改任何代码和映射关系即可直接选择另一个模块的信号输出进行调试。把仪器强大的采样、触发、存储功能和软核的灵活性结合起来，在实现FPGA内部信号有效探测同时大大提高了调试效率。

　　2/ 高速串行LVDS信号质量测试，用于保证LVDS信号的正确传输；

　　在数据传输过程中，还必须有时钟信号的参与，LVDS接口无论传输数据还是传输时钟，都采用差分信号对的形式进行传输。所谓信号对，是指LVDS接口电路中，每一个数据传输通道或时钟传输通道的输出都为两个信号（正输出端和负输出端）。LVDS发送芯片将以并行方式输入的TTL电平RGB数据信号转换成串行的LVDS信号后，直接送往液晶面板侧的LVDS接收芯片。LVDS发送芯片的输出是低摆幅差分对信号，一般包含一个通道的时钟信号和几个通道的串行数据信号。由于LVDS发送芯片是以差分信号的形式进行输出，因此，输出信号为两条线，一条线输出正信号，另一条线输出负信号。

　　传统的并行式数据通信，即多通道数据与时钟分别传送，往往因为传输路径不一致而产生建立与保持时间违反。当速度增加的时候，准确控制传输时延显得异常的困难，因此今天新型的数据通信都已经是串行了。从并行到串行的改变除了数据速率的提高以外，对于测试方法也提出了新的要求。

　　LVDS采用多对高速差分信号传输数据，数据速率可以从几百Mbps至几个Gbps。为了保证高速信号的传输，LVDS使用差分线提供双向数据收发，因此可以用比较小的信号摆幅提供更高的传输速率，而且差分线本身具有更好的抗干扰能力和更小的EMI，可以支持更长的电缆传输。Agilent的DSO9000系列示波器由于具有很小的底噪声和触发抖动，平坦的带内频响特性和很小的Return Loss，因此非常适合于进行象LVDS这样的高速信号的测量。同时Agilent的DSO9000系列示波器还具有业内深的存储深度（通道的内存可以到1Gpts），适合用于复杂事件的记录和分析。

　　高速串行LVDS信号质量测试的测试项目通常为：

　　1. 眼图、模板测试

　　2. 抖动分析

　　为了验证LVDS的信号质量，通常会要求进行眼图、模板的测试，这就还需要借助Agilent的高速串行数据分析软件，还可以提供LVDS信号的眼图和模板测试功能。对于模板测试失败的波形，Agilent的DSO9000示波器还有一个非常独特的功能：失效bit定位，即可以将模板测试的波形展开，看到造成模板测试的各个特定的bit，这对于定位问题的原因非常有用。下图是个失效bit定位的例子。

　　DSO/MSO900系列的去嵌入功能对于LVDS的信号调试也非常有用。网络分析仪的测试之所以高，很大一方面在于网络分析仪有一套非常成熟的校准方法和理论，可以有效消除仪器内部和测试附件所带来的误差。这种方法应用在实时示波器里，可以用来消除测试电缆或夹具带来的误差或者评估测试电缆或夹具对信号的影响。

　　高速信号产生问题的原因很多时候都是由于抖动造成的，LVDS信号出问题也有一半的原因都是由于时钟的抖动。时钟和信号中抖动的成因是很复杂的的，总的抖动成分TJ中包含了确定性抖动DJ和随机抖动RJ，而DJ和RJ又分别是由很多因素构成。下图是用9000示波器的EzJIt Plus抖动分析软件进行抖动分解的一个测试例子。

　　3  高速互连电缆和PCB的阻抗测试，用于保证传输链路的信号完整性；

　　在较低数据速率时，驱动器和接收机一般时导致信号完整性问题的主要因素。现在，从逻辑电平0 到逻辑电平1 的数据上升时间已不到100 ps，当这么高速的信号在传输线路上传输时会形成微波传输线效应，这些传输线效应对于信号的影响会更加复杂。很多系统内的物理层有许多线性无源元件，它们会因阻抗不连续而产生反射，或者对于不同频率成分有不同的衰减，因此作为互连的物理层特性检验正变得日益关键。

　　一般用时域分析来描述这些物理层结构的特征，为了获得一个完整的时域信息，必须要测试反射和传输中的阶跃和脉冲相应。随着信号频率的提高，通常还必须在所有可能的工作模式下进行频域分析，以全面描述物理层结构的特征。S参数模型说明了这些数字电路所展示出的模拟特点，如不连续点反射、频率相关损耗、串扰和EMI等。

　　传统PCB板的阻抗测试方法不能完全描述信号经过传输线路后的行为特点，因此对于这些高速传输线和连接器的分析也要把时域和频域结合起来，采用更的分析方法，其中一种很有效的工具就是物理层测试系统。

　　物理层测试系统（PLTS）适合用于信号完整性分析。如下图所示，PLTS 软件引导用户完成硬件设置、校准和数据采集。时域反射计（TDR）和矢量网络分析仪（VNA）都可作为测量引擎，它们各自的校准向导将允许您采用先进的校准技术。它帮助您去除不需要的测试夹具效应，比如电缆损耗、连接器不连续性和印制电路板材料的介电损耗。对于高速数字标准，例如HDMI和串行ATA，由于高速数据的快上升时间沿会在背板通道内产生微波传输线效应，所以现在频域分析已处于主导地位，因此我们经常需要测试输入差分插入损耗。

　　在PLTS中，使用基于TDR的测试系统和基于VNA的测试系统都可以提供比较完整的信息，那么应该选择哪个系统呢？

　　许多信号完整性（SI）实验室都同时采用了这两种系统。这两种系统都有自己的优势，在某些要求得到限度的多功能性的场合，这两套系统都可以适当地加以使用。

　　TDR测试系统：

　　l 对于需要快速建立一阶模型、而且希望测试设备容易使用和熟悉的工程师来说，基于TDR的测试系统可能是选择。

　　矢量网络分析仪的测试系统：

　　l 基于矢量网络分析仪（VNA）的测试系统大大提高了带宽、幅度和相位、相位稳定性、动态范围（信噪比）和先进的校准技术。

　　l 在很多情况下高动态范围是非常重要的，对于差分器件来说高的动态范围可以识别非常小的模式转换，如由于差分器件设计不对称造成差分信号转换成共模干扰。

　　l 由于VNA可以直接进行线路或电缆的频域衰减曲线的测量，所以如果非常关注测量结果的和可重复性，或者希望直接测量频域参数，选择VNA。

　　4/ 系统误码率测试，用于验证系统实际传输的误码率；

　　误码率是评判传输系统性能的终标准，新一代高速数字传输系统对于通道数目、信号传输速率和传输误码率提出了越来越高的要求。由于对于这种高速传

　　输系统来说，往往是采用高速缓冲方式，不大可能采用请求重发的纠错措施。因此，我们必须保证系统误码率的指标要求，从数据抖动、眼图张开度、误码特性等测试方面入手，在信号电平体制、编码方式和协议以及保证传输线匹配方面多做文章，从而保证传输系统的正常工作。

　　Agilent 的ParBERT 81250A 并行误码测试系统采用VXI模块化构架，为了满足用户不同的测试需求，以及增强系统配置扩展升级的灵活性，系统硬件划分为前端、数据模块、时钟模块、主机箱，系统控制计算机组成（如下图所示）。

　　前端决定了数据端口的特性能力，而数据模块作为小的机架，承载前端并终实现其功能。所有数据模块需要至少一个时钟模块驱动，才可以产生/分析相应速率的数据，其作用是产生仪器的公用系统时钟或频率。

　　所有这些前端及模块插入13槽VXI机箱，通过Firewire接口被外置系统控制器控制，人机界面都是通过ParBERT 81250A 功能强大的系统软件构成，系统支持在MS Windows NT4.0，Windows 2000或Windows XP操作系统下工作。

　　5 总结

　　以下是整个LVDS传输系统的测试平台构成。