侦察接收机设计与实现

　　摘  要：为了解决电子侦察接收机中同时到达信号的接收问题，从传统的低通滤波器结构出发，给出了一种无盲区高效数字信道化接收模型。信道化之后进行瞬时幅度和相位差提取。通过系统仿真，验证了该信道化模型的正确性；通过搭建信道化接收机的硬件平台并对实际系统测试，验证了瞬时幅度及相位差测试的正确性。

　　本文介绍的无盲区高效信道化侦察接收机，高速ADC采用NS的模数转换器ADC08D1000,分辨率8 bit,采样速率1 GS/s;采用交叉采样其采样速率可达到2 GS/s;FPGA采用了ALTERA公司StratixII系列EP2S60芯片。数字信道化在FPGA内部实现，信道化后续对瞬时幅度和相位差进行了提取。

　　1 高效数字信道化

　　1.1 信道化频带划分

　　由于实际信号都是实信号，本文主要对实信号的频带划分进行研究。实信号频谱具有对称性，因此其频带划分均在[0,π]区间。实信号频带划分分为偶型排列和奇型排列两种[2],图1给出的是具有代表性的两种频带划分情况。

　　1.2 高效信道化模型

　　由于实际信号为实信号，因此针对实信号的高效信道化结构做进一步分析。根据不同频带划分，可得到数字信道化的高效结构。图2（a）为实信号偶型排列高效结构，图2（b）为实信号奇型排列高效结构。

　　从上述两种高效结构中可以看出：采样后的数据先抽取后滤波，降低了工作速率，以保证FPGA可进行处理，同时DFT结构可以利用FFT来实现。因此第0个信道的输出不能直接用于后续参数提取等处理，而奇型排列的高效结构不存在这种问题，每个信道输出均为复信号，可以直接进行后续参数提取等处理[4,5].

　　2 系统硬件电路设计

　　该系统采用1片ADC08D1000实现中频信号的采样，由于该芯片为双通道ADC,当采样速率为1 GS/s时，可实现双通道中频采样；当该芯片工作于交叉采样模式时，可以实现单通道2 GS/s采样。本系统中该芯片采样速率为1 GS/s,其系统采样时钟由高速时钟产生芯片ADF4360-7提供，该时钟芯片采用FPGA实现可编程控制，参考时钟为16 MHz的晶振。该系统的整体系统原理框图如图3所示。

     其中ADC08D1000作为重要的器件[6]，其配置参数选择见表1。

　　3 系统仿真与测试

　　3.1 信道化仿真

　　输入信号分别为正弦信号和LFM信号，具体参数如下：正弦信号频率260 MHz;LFM信号：起始频率22 MHz,终止频率27 MHz,其数字信道化仿真结果如图4所示。

　　3.2 瞬时幅度测试

　　借助QuartusII软件中的SignalTapII逻辑分析仪，对瞬时幅度进行了测试记录。当输入信号功率为0 dBm、信号形式为脉冲波、脉冲宽度为0.5μs、脉冲重复周期为5 μs时，改变载波频率分别记录下不同载波频率信道化输出的各子带的瞬时幅度曲线。限于篇幅，这里仅给出载波频率156 MHz时各子带的瞬时幅度曲线，如图5所示。

　　3.3 相位差测试

　　两个频率相同的交流电相位的差叫做相位差，或者叫做相差。 这两个频率相同的交流电，可以是两个交流电流，可以是两个交流电压，可以是两个交流电动势，也可以是这三种量中的任何两个。两个同频率正弦量的相位差就等于初相之差。是一个不随时间变化的常数。

　　入射电磁波到达天线的波程不同，这种波程差的存在使得两天线之间存在相位差，该相位差是侦察接收机用来测量目标角度的参数。在完成瞬时相位提取的基础上，对两个通道提取的瞬时相位做差即可得到相位差。该相位差求取的前提是2个通道的子信道必须对应。对2个通道输入某一固定相位差，通过测试可以得到图6所示的测试结果。

　　本文介绍的基于高效信道化的侦察接收机瞬时带宽可达到500 MHz,利用高效结构实现均匀信道划分，并实现了瞬时幅度和相位差提取功能。通过系统仿真验证了高效信道化模型的正确性；构造了一个实际的硬件平台。经实际系统测试，验证了瞬时幅度和相位差提取的正确性。由于FPGA具有结构化设计灵活的特点，在资源更多的FPGA中，可实现更高指标的系统。因此，该方法具有较高的工程应用价值。