用Verilog HDL进行可综合RTL设计概述

     1 前言

　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。

　　2 可综合RTL描述

　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计阶段的不断深人，设计工程师需要将行为级建模转换为RTL级建模，从而使得目标系统更接近于具体实现。为了能够让逻辑综合工具识别目标设计，还需要将RTL级建模进一步转换为可综合的RTL级建模。在不同的转换过程中，要不断验证转换结果的正确性来保证与目标系统设计的一致性。RTL级建模是寄存器传输级建模，可以用图1来描述。

图1 RTL级建模

　　可综合的RTL级建模要求用来描述组合逻辑和时序逻辑的语句必须是逻辑综合工具可以识别的。因此掌握少量的语法和语句就可以进行可综合的RTL级建模。

　　(1)组合逻辑描述。

　　在电路中的组合逻辑单元主要有：与门、或门、非门、异或门、多路器、缓冲器、加法器等单元，这些单元都包含在Foundry提供的标准单元库里，用于实现Verilog HDL描述的组合逻辑。

　　组合逻辑可以用两种方式来描述：一种是用assign来直接描述逻辑结构或逻辑表达式；另一种是用always语句块描述。前者适合于简单而直观的逻辑描述，后者则适合于很复杂的逻辑描述。

　　组合逻辑描述用到的运算符见表1。

表1 运算符的分类

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