了解系统级的能量管理技术与测试

     能量管理技术，例如动态功率管理、动态电压缩放，以及动态频率缩放，已成为降低功耗的有效方式，而功耗是今天嵌入系统设计中的一个关键性要求。不过，这些技术增加了设计验证与调试的复杂性。它们通过为空闲部件断电，或将部件性能降到仅够任务工作程度，达到降低功耗的目的。这些技术既能用于处理单元（如CPU、FPGA和ASIC），也可以用于这些单元之间传输数据的通信总线。

　　功耗

　　为一个处理单元通电时，就出现了静态功耗，而动态功耗则发生在计算期间。总功耗可以表示为静态功耗与动态功耗之和。即使不发生计算，也会有静态功耗。泄漏功耗与偏置功耗是静态功耗的主要贡献者。

　　动态功耗来源于短路功耗与开关功耗。短路功耗与供电电压成正比。开关功耗源于计算任务期间，晶体管栅极寄生电容的充电和放电。因此，处理单元的功率使用就等于泄漏功耗、偏置功耗、短路功耗和开关功耗之和，其中泄漏功耗与偏置功耗构成静态功耗，而短路功耗与开关功耗则构成动态功耗。

　　开关功耗是电源使用的大户，占主流处理单元消耗总功率的约90%（参考文献1）。计算一个处理单元开关功耗的通用公式为：

　　PSW=α×CL×VDD2×F,

　　其中，PSW为开关功耗；α为一个表示计算任务开关活动的常数；CL是有效的电路负载电容，可以假设为一个由设计复杂性和电路技术所决定的常数；VDD是供电电压；而F是时钟频率（参考文献2）。

　　本式表明，可以通过降低处理单元的工作频率或供电电压，从而减少开关功耗。由于开关功耗与供电电压的平方成正比，因此降低电路的供电电压可以获得节能效果。某些情况下，还可以降低工作频率，进一步节省能耗。这种技术的使用必须很小心，因为它会增加处理时间。由于一定时间上的功耗决定了能耗，因此如果需要额外的处理时间，就无法节能。但是，小心应用频率与电压缩放方法，可提供较单独采用电压缩放更好的节能效果。降低供电电压也可以减少泄漏功耗，改善静态功耗（参考文献3）。

　　动态功率管理采用待机模式或睡眠模式来降低功耗。由于要花时间和能量重新激活处理单元和总线，所以应小心采用动态功率管理方法，以确保在系统运行时不会出现混乱情况，或在差情况下，不会由于重新激活而增加功耗。在待机时，部件仍然有功耗，这是静态功耗。

　　动态电压缩放与频率缩放降低了开关功耗。这个过程可能会增加计算时间，因此只有当设计的系统级操作中存在富余时间时，才可以采用动态频率缩放。图1给出了一个动态电压与频率缩放的例子。此时，系统时间表给处理单元2（Processing Element 2 ）30 ms的时间完成一个任务。但是，处理单元在15 ms内就完成了任务，留下了15 ms的富余时间。于是此单元的供电电压与工作频率都可以降低，直到任务在30 ms内完成，以匹配系统时间表。这样就降低了Processing Element 2的功耗。

　　另外，还可以用动态功耗管理，获得一个设计的能源效率。即使所有部件都采用了动态电压与频率缩放，其性能适应于系统时间表的需求，尽可能减小了功耗，但仍可能出现空闲时间。于是，可以用动态功率管理，将空闲部件关断一段时间，获得更多的节能。

　　总线能耗

　　在有多个处理单元的嵌入系统中，单元之间的通信是基本的。当所有数据通过一个通信总线传输时，线路电容会充电和放电，从单元的I/O脚吸收电流。下式可计算这些电流耗散的功率：PCL=β×CBUS×FBUS×VTR2, 　　其中PCL是这些电流消耗的功率，β×CBUS表示总线的开关负载电容，FBUS是总线的工作频率，而VTR是传输电压。

　　可以降低通信总线上的传输电压，但由于噪声问题，只能降到某个限制值。噪声可能更容易破坏低电压的通信，造成可靠性问题。如同动态频率缩放一样，如果系统时间表对总线通信有富余时间，也可以降低总线的工作频率或数据传输速率。另外，还可以用一种类似于动态电源管理的方案，在总线空闲期间将其置于一个等待状态。

　　小功率DDR（双数据速率）DRAM器件和几种常见的通信总线都提供低功耗模式。这些总线包括PCIe（PCI Express）、MIPI D-PHY和M-PHY、USB 3.0，以及MXM（移动PCIe模块）。对这些总线的调试有着一系列的挑战。

　　PCIe的低功耗模式

　　PCIe规范提供了主动状态的功率管理，通过将总线置于节能状态或动态配置链路宽度或速度，从而节约能源。由于这些特性，一个PCIe总线的验证非常复杂。当系统进入或退出某个节能链路状态，或当链路宽度、速度响应系统需求而动态改变时，都可能出现问题。

　　表1列出了PCIe的链路功率状态。为了保持发射器和接收器之间的同步，总线必须在没有数据情况下，通过链路传输空闲符号。接收器作解码，然后丢弃这些空闲符号。为节省这些周期内的能量，可以将链路置于一种节能状态。当链路从L0状态转到L3状态时，就增加了节省的能量，以及恢复到L0状态的时间。

　　为了理解这种情况如何增加了复杂性，考虑这样一种情况，一个PCIe链路处于L0状态，并转到L0S状态。在转换以后，会立即发生一个处理层数据包配置写入，它会向一个寄存器写入一个不正确的值，因此造成系统崩溃。为解决这个问题，必须捕获从L0S状态向L0状态转换期间发生的所有处理。

　　这种情况下，一台有PCIe串行模块的逻辑分析仪可能是恰当的查错工具，因为它能够触发一个事件。例如，此种情况下，逻辑分析仪可以基于总线、设备与功率号，触发一个处理层数据包配置的写入（图2）。

　　定义了触发器后，当链路退出L0S状态，进入L0状态时，在观测到约12个快速训练序列包后，串行模块就可以对总线的所有通路作位锁定和数据对齐。由于逻辑分析仪可以跟踪链路状态的变化，因此可以在总线进入L0状态后，立即采集出现的全部处理，从而洞察了系统崩溃的原因。

　　为了节省费用，还可以设置逻辑分析仪，使之实时地滤除不需要的数据，使数据采集只针对问题区。当PCIe总线处于空闲状态时经常采用滤波法。可以定义一种滤波器，实时地滤掉空闲符号，只存储所需要的数据，这样就能更高效地使用逻辑分析仪的存储器，捕捉到更有利于解决问题的相关数据。

　　PCIe规格还能够根据节能或性能需求，动态改变链路的宽度或速度。这种链路状态的动态修改对调试提出了挑战。

　　考虑一种情况：链路的宽度从八通路转为四通路。此时，可以用一台逻辑分析仪，触发并捕捉在链路速度变化期间和链路宽度协商过程中产生的训练序列，以验证链路正在训练到正确的宽度上。图3给出了对话类型，用于设定触发一个训练序列的条件。在有些情况下，由于链路上的错误，可能找不到所需要的触发条件。此时，可能需要建立一个定制的序列，将其作为某个通路上的触发条件。与手工在链路上寻找数据以发现问题相比，这种方案要更快。要判别物理层上的错误，可用逻辑分析仪提供链路事件的触发器。对于这种触发，事件可以是不一致、8/10b错误，或数据链路层或处理层数据包中的一个错误。

 

　　小功率DDR存储器

　　小功率DDR存储器（或移动DDR）提供更高的器件工作效率，有助于减少功率需求。它的工作电压为1.8V，而不是传统的2.5V。小功率DDR DRAM一般用于便携电子设备，而交流供电的设备也越来越多地采用它，作为一种减少能源需求的方式。

　　降低工作电压是一种趋势，它正从小功率DDR存储器扩展到更主流的存储技术中。DDR2初期采用2.5V电压，后有变型将需求降低到1.8V，并正在开发进一步降压的类型。同样，DDR3曾经的工作电压为1.5V，但很快某些新元件上这一数字就降到1.35V。小功率DDR2是这一节能趋势的成员，它只需要1.2V。

　　通过降低器件的性能，也可以实现更多的节能。小功率DDR与其它DDR标准都设定了工作的节能模式，它会根据系统的需求降低性能。

　　节能模式

　　由于DRAM单元会泄漏掉电荷，它们必须在需要数据维护的工作模式期间，定期刷新自己的内容。小功率DDR DRAM规范规定了三种刷新模式，以尽可能减少功耗并保持所需数据状态。基本的模式是自刷新，它生成一个低频率的内部时钟，维持DRAM的内容。温度补偿的自刷新会根据小功率DDR DRAM的温度，自动修改内部刷新的时钟频率。在较低工作温度下，刷新时间可以更长，以节省功耗。部分阵列的自刷新方式仅维持DRAM一部分的数据。

　　当小功率DDR DRAM器件不需要维持数据时，以及当数秒钟时间不需要存取DRAM时，器件可以使用断电模式。

　　系统的功耗与时钟变化的频率成正比。小功率DDR存储器标准规定了很多节能模式，它们充分利用了这个能量方程的频率部分。节能刷新模式通过降低时钟频率而减少功耗。断电模式可以在非活动周期内，将DRAM置于待机模式。所有这些节能模式主要影响的是静态功耗。

　　通过优化数据流量，降低工作频率，可以减少动态功耗，而仍然满足性能要求。实现这一任务的能力是小功率DDR DRAM器件的一种关键差异因素。

　　小功率DDR DRAM

　　JEDEC（联合电子器件工程委员会）规定了用于验证存储器器件抖动、时序与电子信号质量的测试。JEDEC规格描述了一组针对各种存储器技术的完备测试，包括时钟抖动、建立与保持时序、信号过冲、欠冲，以及转换电压等参数。用通用工具作这些指定测试，不仅繁多，而且复杂。

　　一个例子是测量基准电平。JEDEC规定在做时序测量时，必须使用某种基准电压电平。图4表示对数据信号做时序测量时使用的ac和dc高、低输入电压电平。JEDEC为上升沿和下降沿定义了不同的电平。由于JEDEC指定测量方法的固有复杂性，包括基准电平与合格/不合格限制，较好的方案是采用一种针对DDR测试的应用定制测量工具。这样确保按规范作测量配置，并减少配置时间。

　　通过实时示波器，DDR软件工具提供了一组符合JEDEC规范的测量。另外，这些工具还可以定制很多设置，满足对非标准设备或系统实现的测量任务，并辅助调试。为简化设置工作，用菜单驱动的界面引导用户完成一个选择过程（图5）。

　　这种界面的步是选择希望测试的DDR代数，以及存储器的速度等级。除了默认选择以外，使用定制的速度设定可以使软件适应于未来的技术进步、超频应用，等等。一旦选择了存储器代数以及数据速率，软件就可为测量配置出正确的电压基准。下一步是选择完成哪种测量（图6）。菜单按需要的信号与探头连接，组织可用的测量。余下的步骤会引导用户如何探查所需信号，为用户提供定制或调整参数的额外机会，如测量基准电平。

　　一旦设置完成，示波器就采集感兴趣的信号，必要时识别并标记数据脉冲，并做所选定的测量。一个结果屏会显示所有测量结果，以及统计总体、规格限制、合格/不合格结果，以及其它数据（图7）。此时就可以打印一份，并有一个选项，可以保存用作测量的波形数据。

　　由于测量结果中含有捕捉的波形数据，因此可以用此信息作进一步分析。例如，如果某次测试未通过规格限制，则可以准确地在波形中找到记录错误发生的地方，然后放大该区域，查看出现故障时的信号细节与特性。

　　系统级能量管理技术会在一个设计的系统级运行中寻找降低功耗的机会，如切断元件，或做电压和频率的缩放。测试与测量工具的发展能帮助设计者在面对日益增长的复杂性时，完成系统的调试。

　　例如，逻辑分析仪通过一个类似于所测试标准定义的布局，提供触发能力，这种寻找问题的有用技术，来自于主动状态管理。同样，验证DDR-DRAM器件需要完成JEDEC规范中的大量测试，这是一个既耗时又复杂的任务。将专用软件与高性能实时示波器相结合，就可以完成大量的自动测试，简化了存储器件的验证工作。