基于FPGA的高速宽带跳频发射机的中频设计

时间：2010-11-08

摘要：结合软件无线电思想和架构，利用Altera EP3C16F4 84C6作为中频信号处理器，设计了一种基于统一硬件架构的数字化高速宽带跳频发射机，实现跳频速率125kHops/s，跳频带宽320MHz。

　　引言

　　跳频通信是在恶劣的电磁环境中保证正常通信的主要手段。提高跳频通信系统的跳频速率和跳频带宽可以有利于对抗单频窄带干扰，频带阻塞干扰以及跟踪干扰，是提高跳频通信系统抗干扰能力的主要手段。

　　传统的跳频发射机是通过模拟本振的跳变或切换来实现跳频的功能。采用模拟本振跳变的方案跳频速率受本振频率切换速率的影响；采用本振切换的方案，至少需要两个模拟本振和一个高速模拟开关进行乒乓切换，外围电路较复杂，且灵活性较差。本文根据软件无线电的设计思想，将基带调制，数字上变频，以及跳频控制用数字化的形式在FPGA内部实现，只需通过改变FPGA内部数控振荡器的输出频率就可以实现高速宽带跳频。这样避免了模拟本振的高速跳变，提高了跳频速率，简化了系统硬件结构，同时还增强了系统的灵活性。

　　本方案采用EP3C16F4 84C6作为跳频发射机的中频信号处理器，其处理能力可达几十吉乘累加运算，并且具有可达840Mbps的高速LVDS接口。DA转换器采用AD9736，具有14bit，1.2GSPS转换速率。该高速宽带跳频发射机具有高度灵活性，其中跳频图案，跳频数，跳时，以及发送消息等参数由DSP实时生成。并对FPGA进行配置。系统整体结构如图 1所示：

　图 1 系统结构框图

　　2 FPGA设计与实现

　　2.1 存储器设计

　　FPGA内部存储器用于与DSP进行数据交换。存储器分为：发送消息存储区，发送频率控制字存储区，跳时寄存器，跳频数寄存器。地址分配如表1所示：

表1 FPGA内部存储器分配表格

　　2.2 MSK调制

　　2.2.1 通用调制模型

　　软件无线电调制技术要求能够在通用的数字信号处理平台上，实现多种不同体制的调制方法，这就需要设计出一种通用的调制器结构。正交调制一般可以用式1表示：

　　其中为基带信号的同相分量和正交分量，它们是由调制方式决定的。为载波的角频率。根据上式，我们可以得出正交调制的实现结构如图2所示：

图 2 正交调制原理框图

　　基带调制根据不同的调制方式选择不同的方法。成形滤波用来抑制频谱的旁瓣，以达到特定的频谱带宽要求。插值用来进行采样率变换，使得数据速率与NCO输出数据速率相同，进行载波调制。取IQ两路复信号的实部输出即得中频已调信号。

　　本系统基带调制采用频移键控，即MSK调制，输入码元速率为5Mbps。由于FPGA处理能力较强，可以选择相对较高的数据速率，这样可以降低数字上变频的复杂度。但同时会增加基带成形滤波器设计的复杂度，需要折中考虑。本系统选择基带数据速率为25M/B。

　　成形滤波器采用化设计中的等波纹法设计，设计指标如下：采样率25MHZ，通带截止频率为3.75MHZ，阻带截止频率5MHZ。通带波纹0.2dB，阻带衰减80dB。利用FDATool工具进行滤波器的设计，系数量化为定点16bit，阻带衰减可以达到75dB以上。

　　2.3 数字上变频

　　2.3.1 内插

　　完成基带调制和成形滤波后，FPGA内部数据速率为25MSPS，然后需要进行数字上变频，终使数据速率达到AD9736的数据转换速率，即800MSPS。由25MSPS到800MSPS需要进行32倍内插，如果用内插实现，需要插值滤波器具有很高的阶数，其计算量和存储空间都比较大。在这种情况下，一般采用多级内插，多级实现的主要优点是：

　　(1). 大大减少了计算量；

　　(2). 减少了系统内的存储量；

　　(3). 简化了滤波器的设计；

　　(4). 降低了实现滤波器时的有限字长的影响，即降低了舍入噪声和系数灵敏度。

　　多级内插的缺点是增加了控制程序的复杂程度，所以并不是分级越多越好所以在设计时应该折中考虑。一般来说，3至4级插值对于降低运算量和存储量的帮助很明显，级数再多时，效果就不明显了。这里我们将插值分为4级，分别为2倍，2倍，2倍，4倍。抗镜像低通滤波器都采用等波纹设计，考虑到滤波器性能和资源占用的折中，需要利用MATLAB仿真确定各级滤波器的阶数和系数位宽。

　　经过三级2倍内插后，FPGA内部数据速率达到200MSPS，基本已经达到了Cyclone III内部处理能力的极限，利用多相结构，完成串并转换，输入200MSPS数据速率，4倍内插后，输出四路，各路均为200MSPS数据速率。下面以4倍内插，8阶低通滤波器来说明多相滤波器的原理。

　　由于在内插的过程中插入的0值与系数相乘是没有意义的，所以对于4倍内插，8阶低通滤波器来说每次滤波只需要2次乘法。这样就将乘法的运算量降低为原来的1/4。滤波器每次输入一个新的数据，就用4个子滤波器分别计算，然后以4倍的输入速率顺序输出。所以可以用4个子滤波器组成的滤波器组实现多相插值滤波。

　　2.3.2 并行数控振荡器

　　完成插值后，数据速率达到并行4路，每路各200MSPS。然后进行载波调制。，利用LVDS模块进行并串转换，实现800MSPS MSK调制输出。

　　由于FPGA内部处理能力的限制，用于载波调制的NCO也需要设计为并行结构。载波调制的实现框图如图3所示：

图 3 4路并行载波调制结构图

　　为了保证NCO输出波形具有较高的杂散抑制比，同时要占用较少的资源，一般采用插值法。插值法结合了查表法和计算法的优点，在保证频谱具有较高杂散抑制比的同时占用较少的资源。

　　插值法是指利用相位累加器的高位进行查表，用相位累加器的低位进行插值运算，这样使用相位累加器的有效位数较差，保证相位舍位噪声较小，同时也降低了存储器的大小。

　　简单且有效的插值法为线性插值，计算公式如下：

　　其中要插值的数据y位于之间，为斜率，到y的水平距离。FPGA实现线性插值需要乘法，两次加法，以及移位运算。避免了占用过多的存储器资源。

　　图4是插值法NCO的实现框图：

　图 4 插值NCO实现结构图

　　本设计要求NCO输出数据速率为800MSPS，采用4路并行设计，每一路输出数据速率均为200MSPS。这样需要4个NCO模块。每个子NCO模块的频率控制字是对于整体800MSPS数据速率NCO频率控制字的4倍。且每个子NCO的初始相位相差一个整体NCOd的频率控制字。例如，要产生200M的正弦和余弦信号。计算得整体NCO的频率控制字为：

　　4路子NCO的频率控制字均为：。4路子NCO初始相位相差。

　　2.3.3 并串转换

　　并串转换通常应用在FPGA内部单路串行处理速度不能满足要求的情况下，需要使用多路并行低速模块实现高速处理，属于资源与速度互换的一种应用。本设计需要用800MSPS与DAC接口，而FPGA内部频率仅为250M左右，所以在FPGA利用并行4路，每路200MSPS，实现串行800MSPS的处理能力。这就需要在输出时需要进行并串转换。利用ALTERA提供的LVDS模块可以很容易的实现并串转换。

　　2.4 测试与验证

　　完成各个模块设计和仿真验证后，在顶层文件中调用各个子模块，实现一个完整的MSK宽带跳频发射机。在Modelsim中进行功能仿真的波形如图5所示。