DSP内嵌PLL中的CMOS压控环形振荡器设计

　　摘要：介绍了一种用于DSP内嵌锁相环的低功耗、高线性CMOS压控环形振荡器。电路采用四级延迟单元来获得相位相差90°的正交输出时钟,每级采用调节电流源大小,改变电容放电速度的方式。基于SMIC 0.35μm CMOS工艺模型的仿真结果表明,电路可实现2MHz至90MHz的频率调节范围,在中心频率附近具有很高的调节线性度,且总功耗仅为3.5mW。

　　1 引言

　　在现代高性能 DSP 芯片设计中，锁相环（PLL）被广泛用作片内时钟发生器，实现相 位同步及时钟倍频。压控振荡器（VCO）作为PLL 电路的关键模块，其性能将直接决定PLL 的整体工作质量[1]。目前，在CMOS 工艺中实现的VCO 主要有两大类：LC 压控振荡器和 环形压控振荡器。其中LC 压控振荡器具有较低的相位噪声和较低的功耗，但需要采用片上 集成电感，因而占用很大的芯片面积[2]，且调谐范围较小。而CMOS 环形振荡器有着频率 调节范围大，芯片面积小，制造工艺简单等优点，且可以通过调整振荡器的级数，方便的获 得不同相位的一系列时钟，因此在系统芯片（SOC）中有着更为广泛的应用。

　　本文提出了一种采用四级延迟单元的 CMOS 环形压控振荡器，每级采用调节电流源大 小，改变电容放电速度的方式，在方便的提供正交输出时钟的同时，具有2MHz 至90MHz 频 率调节范围以及较低的功耗，可满足DSP 芯片时钟系统的应用要求。

　　2 VCO 电路设计

　　在锁相环系统中 VCO 的作用是根据不同的控制电压，输出相应振荡频率的波形，并将其输入至分频器，从而反馈到输入端。因此理想的VCO 其特性函数应为：

　　其中KVCO为常数，表示电路的灵敏度。而实际的VCO调节特性表现出非线性，也就是KVCO 不是常数，这种非线性使锁相环的稳定性退化，因此我们希望在尽可能宽的频率调节范围内 KVCO的变化。

　　2．1 整体电路结构

　　压控环形振荡电路的整体结构框图如图 1 所示，整个环路由四级延迟单元构成，每级 延迟为TD ，其中前三级电路接成反相的，电路正相连接，因此电路不会被锁定， 且每级振荡电路的输出时钟相移为45°。

　　这里，Vcont是电荷泵的输出电压经低通环路滤波器去除高频成分后的直流分量，用来 控制每级延迟单元的延迟时间。Venable是来自外部控制电路的使能信号，当Venable为低电平 时每级差分输出的两端均为“0”，此时整个VCO电路关闭，停止振荡；当Venable为高电平， 电路正常工作时，环路在连续的电压结点之间以TD的延迟振荡，产生的振荡周期为8TD。 只要在输入电压和延迟时间TD之间建立起线形的关系，输出信号的频率F∝1/ TD ，就能够 实现VCO 所需的输入电压和输出频率之间的线性关系。

　　2．2 单元电路设计

　　振荡器延迟单元的电路结构如图2 所示，电路采用RS 触发结构来产生差分输出的信号， 这在消除静态功耗的同时，具有较好的抗噪声性能。图中的M 1 管和M 4 管分别提供对电容C 1和C 2 充电时的电流。M 2 管和M 5 管作为电流源提供电容放电时的电流，其电流大小随控 制电压Vcont而改变，从而实现对电容放电速度的调节。另外，电容C1和C 2是用源漏端接地 的NMOS 管制成的MOS 栅氧电容，具有很高的单位面积电容值，以及较好的。

　　下面计算单元电路的延迟时间，以C 1 为例，当输入为高电平时，电路通过电流源M 2 管 对电容放电，当电容两端电压降至输入与非门NAND1 的翻转点VS 时，与非门输出状态转换， 其状态从“0”到“1”的转换时间为：

　　这里由于C 1 电容远大于M 1 、M 2 管的漏端电容和与非门NAND1 的输入电容之和，因此可忽略 它们的影响，I D2为受Vcont控制的电流源M 2管的电流。

　　当输入为低电平时，电路通过M 1 管对电容进行充电。当电容充电至三输入与非门NAND1 的翻转点VS 时，与非门输出并不立即改变，因为交叉耦合的另一个与非门NAND2 的输出仍 为低电平，需C 2电容放电至VS 以下，输出才会改变。因此与非门NAND1 的输出从“1”到 “0”转换的时间由电容C 2 的放电时间决定，为：

　　其中I D5为受Vcont控制的电流源M 5管的电流。

　　为了保证每级单元电路的差分输出端有相同的延迟，电路中各个对应的晶体管具有相同 的宽长比，即C1与 C 2相等，I D2与I D5相等，因此t1 = t2，且因为C1、C 2的电容值较大， 相对于其充放电的时间，三输入与非门和反向器的延迟时间可以忽略不计，因此，单元电路 总的延时时间为：

　　设计时三输入与非门的翻转点VS 是一个需考虑的问题。为了避免随着控制电流的增大， 控制管在电容放电过程中进入线性区，导致压控振荡器的线性覆盖频率范围减少，VS 的值 应尽可能的大。但是如果翻转点VS 过高，会使电容放电时间变短，当VS 接近VDD时，三输 入与非门和反向器的延迟时间不再可以忽略，此时振荡器的频率调节范围将大大减少。综合 以上两方面，另外考虑到噪声容限、速度、面积等因素，这里设计的三输入与非门的翻转点VS 为2.6V。

　　3 仿真结果与分析

　　根据以上分析，采用SMIC 的0.35μm CMOS 工艺模型进行仿真，图4 为控制电压为 2V 时VCO 的X1端的输出波形图。另外，由于采用的是四级环形振荡器结构，可以方便的 产生正交时钟信号，其中X1端的输出波形与X 3端正交， X 2 端的输出波形与X 4 端正交。

　　图5 为当VCO 的控制电压在0.9V~3.5V 变化时输出频率的变化图，从图中可以看到VCO 的频率调节范围达到2MHz~90MHz，在中心频率46MHz 附近有很好的调节线性度。当控制 电压高于3V 以后，频率变化呈一定的非线性，这是因为随着控制电压的增大，在电容放电 过程中，控制管会进入线性区，导致控制电压对电流源变化的影响减小。但由于本文设计的 VCO 应用于DSP 芯片的典型运行频率为40MHz，因此VCO 在中心频率附近的高线性度可 完全满足DSP 时钟系统的要求。

　　4 结论

　　本文设计了一种应用于 DSP 内嵌锁相环的低功耗、高线性CMOS 压控环形振荡器。电 路采用四级延迟单元能方便的获得正交输出时钟，每级采用RS 触发结构来产生差分输出信 号，在有效降低静态功耗的同时，具有较好的抗噪声能力。在延迟单元的设计时，综合考虑 了电压控制的频率范围以及调节线性度，选择了合适的翻转点。仿真结果表明，电路可实现 2MHz 至90MHz 的频率调节范围，在中心频率附近具有很高的调节线性度，可完全满足DSP 芯片时钟系统的要求。

　　本文作者创新点：本文作者设计的 CMOS 压控环形振荡器电路采用四级延迟单元能方便 的获得正交输出时钟，每级采用RS 触发结构来产生差分输出信号，在有效降低静态功耗的 同时，具有较好的抗噪声能力。在延迟单元的设计时，综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。