用CPLD实现的数字钟控系统

　　在系统编程（ＩＳＰ）器件是在２０世纪９０年代出现的的可编程器件，它无须编程，可通过ＰＣ机经电缆直接对安装在用户目标版上的ＩＳＰ器件重复编程，实现系统重构，它给电子产品的设计和产生带来了革命性的变化。

　　ＩＳＰ　ｓｙｎａｒｉｏ　Ｓｙｓｔｅｍ是Ｌａｔｔｉｃｅ半导体公司的ｉｓｐＬＳＩ系列器件的开发软件，软件内除了基本逻辑器件库外，还有一个较为完善的宏（ＭＡＣＲＯ）器件库，每一个宏器件是一组预先编好存放在库中的逻辑方程，它代表一个逻辑模块，设计时可作为逻辑器件调用。充分利用宏器件可以使逻辑设计大大简化。

　　在进行复杂逻辑系统设计时，可以将整个系统划分为若干模块，而每个模块还可划分为若干子模块，设计时可由底层模块开始向上逐级设计、调试（或仿真），进行顶层组装调试。逻辑系统中的子模块可以直接用ＡＢＥＬ－ＨＤＬ语言编辑，也可直接由电路图编辑而成。以下简要介绍利用ｉｓｐＬＳＩ１０３２Ｅ器件构成的数字钟控系统。

　　１　数字钟控系统的基本结构

　　数字钟控系统结构框图如图１所示，数字钟部分由秒、分、时计数电路，上、下午（Ａ／Ｐ）转换电路，译码显示电路以及校时电路等组成。七只ＬＥＤ数码管分别显示上、下午和时、分、秒。钟控部分由二—十进制译电路，时间选择矩阵电路，定时电路以及发声电路等组成。脉冲信号发生器提供秒脉冲和发声高频振荡源。整个系统除了系统控制开关、脉冲信号发生器、发声电路以及ＬＥＤ数码管外，其余部分（如虚线框内所示）全部在一片ｉｓｐＬＳＩ１０３２Ｅ内实现。

　　图１　数字钟控系统结构框图

　　２　数字钟在ｉｓｐＬＳＩ１０３２Ｅ内的实现

　　数字钟内部分是时、分、秒计数器，选用宏器件中的两位十进制递增计数器ＣＤＵ３８分别构成时、分、秒计数器。ＣＤＵ３８是一个由ＡＢＥ－ＨＤＬ语言编辑的两位十进制递增计数器，其逻辑符号及功能表如图２所示。输出端：Ｑ７￣Ｑ０以８４２１ＢＣＤ码形式输出两位十进制数，ＣＡＯ为进位输出端。输入端：ＣＬＫ为脉冲输入端（上跳沿触发），ＣＤ为清零端，ＣＡＩ为进位输入（计数容许）端，ＥＮ为选片使能端，ＬＤ为同步置数控制端，Ｄ７￣Ｄ０为置数输入端。可以通过“反馈置数”方式利用宏器件ＣＤＵ３８组成１００以内的任意进制计数器。

　　图２　宏器件ＣＤＵ３８的逻辑符号（ａ）和功能表（ｂ）

　　２．１　秒计数模块

　　秒计数器为一６０进制递增计数器，将ＣＤＵ３８的输出端Ｑ６、Ｑ４、Ｑ３、Ｑ０通过与门２控制置数控制端ＬＤ，因为置数输入端Ｄ７￣Ｄ０全部接“地”，所以当计数器从０计数至５９时，ＬＤ端为高电平，为置数做好准备。同时进位输出ＣＡＯ（取自ＬＤ端）也为高电平，可用做高位计数器的级连信号。当第６０个脉冲到来时，计数器置零，实现６０进制计数。秒计数器子电路如图３所示，图中输出端Ｑ７￣Ｑ０采用总线表示方式，其模块符号见图８数字钟模块中Ｉ－８。

　　图３　秒计数器子电路

　　２．２　分计数模块

　　分计数器子电路如图４所示，其模块符号见图８数字钟模块中Ｉ－７。分计数器也是一个６０进制递增计数器，其构成思路与秒计数器相同，不再赘述。在分计数子电路中为ＣＤＵ３８输出端配接了两个输出高电平有效的ＢＣＤ７段显示译码子模块（ＴＴＬ４７ＧＢ），可直接驱动７段显示ＬＥＤ数码管。输出高电平有效的ＢＣＤ７段显示译码子模块符号与用ＡＢＥＬ—ＨＤＬ语言编写的子程序如图５所示。

　　图４　分计数器子电路

　　图５　ＢＣＤ７段显示译码电路模块符号与子程序

　　２．３　时计数模块

　　时计数器子电路如图６所示，其模块符号见图８数字钟模块中Ｉ－５。时计数器也是利用ＣＤＵ３８通过“反馈置数”方式构成。采用１２小时计时制，Ｑ４、Ｑ１经与门Ｉ１９和Ｉ１１接止ＬＤ端，计数之间采用同步级连方式，当Ｑ４和Ｑ１为“１”且进位输入端ＣＡＩ（接分计数器进位输出ＣＡＯ）为高电平，此时对应时间为１２时５９分５９秒，这时ＣＤＵ３８的ＬＤ端为高电平，而Ｄ７￣Ｄ１接“地”，Ｄ０接高电平，因此在下一个秒脉冲到来之时，时计数器数值为０１（分、秒计数器均为００），实现１２进制计数。

　　图６　时计数器子电路

　　与门Ｉ１８的作用是当时间为为１１时５９分５９秒时经ＣＡＯ１２端输出一高电平，用来控制上下午（Ａ／Ｐ）的转换。

　　２．４　上下午（Ａ／Ｐ）转换模块

　　图７为Ａ／Ｐ转换模块符号与用ＡＢＥＬ－ＨＤＬ语言编写的子程序，模块输出端Ａ￣Ｇ直接与７段显示ＬＥＤ数码管相连，用来显示Ａ或Ｐ。数码管显示Ａ时输出端ＡＭＯ为高电平，显示Ｐ时为低电平，用于时间选择控制。输入端ＸＺ控制Ａ、Ｐ显示，输入高电平显示Ａ，低电平显示Ｐ。ＭＤ为灭灯控制，当计时采用２４进制时，ＭＤ接低电平，Ａ￣Ｇ输出全部为“０”，实现灭灯。模块输入输出逻辑关系如图７真值表（ｔｒｕｔｈ＿ｔａｂｌｅ）所示。

　　图７　Ａ／Ｐ转换电路的模块符号与子程序

　　２．５　数字钟的组装

　　对秒、分、时计数模块进行组装后形成的数字钟子电路如图８所示，其模块符号见图１１中Ｉ－２。秒、分、时计数器及Ａ／Ｐ转换电路之间采用同步级连方式，秒脉冲同时引入各计数器时钟输入端（ＣＬＫ），利用低位计数器的进位输出端（ＣＡＯ）通过或门控制高位计数器计数容许端（ＣＡＩ）。或门另一输入端通过加高电平实现校时功能，ＴＦ、ＴＳ、ＴＡＰ分别作为分、时、Ａ／Ｐ的校对控制端。

　　图８　数字钟子电路

　　３　时控系统的设计

　　时控系统由二一十进制译码电路、时间选择矩阵组成。

　　３．１　二—十进制译码电路

　　二—十进制译码电路采用ＡＢＥＬ－ＨＤＬ语言编写而成，其输入端（Ａ０￣Ａ３）接计数器输出的８４２１ＢＣＤ码，输出端Ｙ０￣Ｙ９各对应一组输入ＢＣＤ码，高电平有效，其电路模块符号与子程序如图９所示，用来实现时间选择。

　　图９　二—十进制译码电路的模块符号与子程序

　　３．２　时间选择矩阵

　　时间选择矩阵子电路如图１０所示，其模块符号见图１１钟控系统中Ｉ－１。子电路的输入端ＦＯ［７：０］分别接时钟分计数器输出端Ｑ７￣Ｑ０，ＳＯ［４：０］分别接时计数器输出Ｑ４￣Ｑ０，输入端ＡＭ接Ａ／Ｐ转换电路的输出端ＡＭＯ，用“１”和“０”状态来区别上、下午。利用ＡＭ配合时、分译码器的输出，经与门进行选择，可选定２４小时内任意时刻（本电路只选择到分）。图１０中人的时间选择矩阵是一个学校上下课自动打铃系统，各与门所选择的时间如图所示，与门输出经或门处理后通过输出端ＢＳＨ启动打铃系统。

　　图１０　时间选择矩阵子电路

　　图１１　钟控系统

　　４　数字钟控系统构成

　　在ＩＳＰ　Ｓｙｎａｒｉｏ　Ｓｙｓｔｅｍ原理图编辑窗口中将数字钟与时间选择矩阵连接后构成的钟控系统如图１１所示。将输入、输出端定义完毕，对系统进行编译并形成ＪＥＤ文件，然后到芯片ｉｓｐＬＳＩ１０３２Ｅ－７０ＰＬＣＣ８４中。

　　输入端ＴＡＰ、ＴＳ和ＴＦ通过外加高电平实现Ａ／Ｐ、时、分校正，ＣＤ和ＣＡＩ通过外加高电平实现清零和计时容许控制。系统由ＣＬＫ端输入２Ｈｚ脉冲经Ｄ触发器Ｉ４７分频，产生秒脉冲供数字计时。由ＧＰ端输入高频脉冲信号经Ｄ触发器Ｉ４６分频在与门Ｉ６０控制下推动扬声器发声。ＢＫ端通过输入高电平选通与门Ｉ６０实现发声控制端。输出端ＭＱ７￣ＭＱ０通过两片７４ＬＳ４８驱动两只７段显示数码管作秒显示。ＸＦ１３￣ＸＦ０直接驱动两只数码管作分显示。ＳＱ７￣ＳＱ０通过两片７４ＬＳ４８驱动两只数码管作时显示。输出端ＡＡ￣ＡＧ驱动一只数码管做Ａ／Ｐ显示。用ＢＳＨ端定时输出高频脉冲经功放电路驱动扬声器发声模拟打铃。

　　系统上电后，首先将数字钟校准，ＢＫ端输入高电平，当选定时刻到来时时间选择矩阵Ｉ１输出端ＢＳＨ由低电平上跳为高电平，Ｄ触发器Ｉ５８输出高电平，选通与门Ｉ６０，扬声器发声。发生持续时间由二—十进制译码Ｉ３设定，本系统设定时间为５秒，当发声时间持续至５秒时，Ｙ５端输出低电平，关闭与门Ｉ６０，发声停止。

　　５　结束语

　　以上介绍了利用ＣＰＬＤ器件ｉｓｐＬＳＩ１０３２Ｅ采用在系统编程技术构成数字钟控系统的基本过程，本系统在东南大学ＳＥ－３型ＩＳＰ数字实验机上通过仿真实验，只要设计出印刷电路板即可使该系统成为实际产品。实践证明，在系统编程技术与新型可编程逻辑器件的结合，可以将一个复杂的数字系统大部分功能在一片ＣＰＬＤ器件内实现，这不仅简化了数字系统的设计过程，而且大大减少了系统所用器件的数量，提高了系统的可靠性与性价比。

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