在Spartan-3器件内部提供了全局时钟资源，其中包括专用时钟输入引脚、缓冲器和布线资源，其时钟分配树结构如图1所示。主要时钟连接路径为从专用时钟输入引脚的全局时钟，在驱动全局时钟缓冲器后经由全局布线资源到达触发器或其他时钟触发的单元，DCM介于全局时钟引脚和全局缓冲器之间便于定制时钟的充分利用。
图1 Spartan-3器件中的时钟分配树结构
这种时钟结构贯穿整个FPGA具有低容值和低偏移互连特性非常适合走高频率信号，这些资源保证了DOM模块的时钟输出具有的传输延迟，可提供灵活时钟分配，并且保证时钟信号到达各个目标逻辑单元的延时基本相同。
在Spartan-3器件中，尽管16个全局时钟信号可以通过时钟多路复用器分配到4个象限，但每个象限多只能提供8个全局时钟网络，即8个时钟输入通道。为了使16个时钟信号能够分配到各个象限中，该器件采用了共享时钟网络的方式实现，如图2所示，从而可充分地发挥器件中时钟网络资源的利用率。从图中大致看出，同一对时钟网络(如GCLKl0和GCLK6)不能同时进入同一象限。
图2 共享时钟网络的方式实现
Spartan-3器件所提供的全局时钟网络不仅可以保证全局时钟信号传输的延时，还可以实现全局时钟信号的控制输出和选择输出。通过调用BUFG实现分配全局时钟网络，调用BUFGCE实现时钟信号的控制输出。而BUFGMUX通过选择端的控制，实现有选择的时钟输出。由于器件内部有时钟的同步机制Glitch-free，所以在切换控制时绝不会引入额外的噪声，如图3所示。
图3 BUFGMUX时钟切换
免责声明: 凡注明来源本网的所有作品，均为本网合法拥有版权或有权使用的作品，欢迎转载，注明出处。非本网作品均来自互联网，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责。
