数字时钟管理器

　　Spartan-3、Spartan-3E、Spartan-3A和Spartan-3AN器件都提供了高性能的数字时钟管理器(Digital Cloak Manager，DOM)，它是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DelayLocked Loop，DLL)模块。在时钟的管理与控制方面，DOM与DLL相比功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成及时钟相位的调整等系统方面的需求。

　　由于DOM把高性能的时钟直接整合到FPGA全局时钟分配网络，因此DCM解决了很多常见的时钟问题。特别是在高频及高性能的应用中，使用DCM可以同时实现以下功能。

　　(1) 无论在FPGA内部，还是对外围器件都可以消除时钟偏移和时钟分配的延时，从而提高整个系统的性能。

　　(2) 时钟移相、分频和倍频。

　　(3) 时钟调整确保50％占空比的时钟输出。

　　(4) 单端时钟转换成标准的差分时钟输出。

　　Spartan-3器件的DOM共由4个功能单元组成，这些单元可以独立或关联操作。其中层仍采用成熟的DLL模块；其次分别为数字频率合成器(Digital Frequency Synthesizer，DFS)、移相器(Phase Shifter，PS)和状态指示器(Status Logic)，如图1所示。DOM的输入频率范围对不同平台器件和不同的DLL与DFS的组合模式也不一样，Spartan-3为1 M～280 MHz；Spartan-3E、Spartan3A和Spartan3AN为200 kHz～JJJ MHz。

　　图1 DOM模块结构

　　(1) 数字延迟锁相环(DLL)

　　Xilinx的FPGA器件都采用数字延迟锁相环技术来消除时钟相位的偏移、改变时钟的频率(倍频或分频)及调整时钟输出的相位等，DLL主要由可变延迟线、控制逻辑和时钟分配网络构成，其原理如图2所示。

　　图2 DLL模块原理

　　时钟分配网络提供处理后的时钟信号(倍频或分频及相移等)输出和时钟反馈控制信号CLKFB，控制逻辑抽样输入时钟和输出反馈时钟信号，并根据比较结果调整可变延迟线。通过在输入时钟和反馈时钟之间插入延时，使输入时钟和输出时钟相位对齐。在输入时钟信号上升沿和反馈时钟信号上升沿对齐(相位一致)后，时钟延迟锁相环将被锁定，从而达到控制时钟相位偏移的目的。

　　DLL的输出信号和输入信号及控制信号如下。

　　CLKIN：DLL输入时钟信号，通常来自于输入全局缓冲器IBUFG或内部全局缓冲器BUFG。

　　CLKFB：DLL的时钟反馈信号，该反馈信号通常由CLK0或CLK2X输出，并通过BUFG相连或通过芯片外部由IBUFG环回。

　　CLK0：DLL输出时钟信号，与CLKIN输入时钟同相。

　　CLK90：DLL输出时钟信号，与CLKIN输入时钟相位相差90°，在高频模式没有输出。

　　CLK180：DLL输出时钟信号，与CLKIN输入时钟相位相差180°。

　　CLK270：DLL输出时钟信号，与CLKIN输入时钟相位相差270°，在高频模式没有输出。

　　CLK2X：DLL输出时钟信号，即CLKIN输入时钟频率的2倍频时钟信号。

　　CLKDV：DLL输出时钟信号，即CLKIN输入时钟的分频时钟信号。DLL支持的分频

　　系数为：1，5、2、2．5、3、3．5、4、4，5、5、5，5、6、6，5、7、7．5、8、9、10、11、12、13、14、15和16。

　　LOCKED：DLL状态信号，当该信号为高电平时，表示DLL已锁定输入时钟信号。

　　RST：DLL复位控制信号，控制DLL的初始化。不用时可以接地，DLL利用器件上电来复位。
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