去耦电容的选择和布局

　　在电子系统中选择什么类型的去耦电容，以及如何对这些电容进行合理的布局，有一套较为严格的数学模型和理论，同时还需要相应的分析工具进行分析。由于这部分内容超出了本书的研究范围，因此本节仅采用一些现成的结果和Xilinx的一些推荐数据来完成去耦网络的设计。

　　在使用去耦电容时，重要的是减少引线长度和减小寄生电感，并将电容尽可能地安装在器件边上。为此，电源和地之间的闭环回路(该闭环回路与EMI特性有关)需要在CPLD／FPGA器件的电源脚附近放置一个去耦电容来实现。距离电源引脚越近，效果会越好。

　　由于器件工作的频率越高，转换速率越陡峭，所产生的RF电流频谱就越大，需要并接各种去耦电容。并接电容的放置一般用于过滤高频町胄邕量并对线路板噪声产生旁路作用，通常将多种电容成对围绕在CPLD／FPGA器件四周，放置在电源和接地引脚之间。在50 MHz系统频率以下，典型的高频去耦电容为0.1μF与0.001μF并联。在更高时钟频率下，则应选择0.01μF和100μF电容并联。

　　在实际应用中，使用多的去耦电容器是钽电解电容和高频陶瓷片电容。去耦电容通常是根据时钟或器件工作的第1谐波来选择，而主要的RF电流是由3次谐波或5次谐波产生的。此时还应考虑该相位的谐波，需要利用各种电容来去耦。另外，时钟的谐波分量也是一个必须考虑的参数，通常只要对时钟的5次谐波以下的分量进行处理就足够了。如下图所示为常用去耦电容器的自激频率响应曲线，在自激频率点附近等效阻抗，去耦的效果也。在设计中，不同的电容器扮演不同的角色。

　　图 常用去耦电容器的自激频率响应曲线