系统时钟的设计

　　在设计FPGA时，有时需要将整块板或整个系统的时钟综合起来考虑，本节主要介绍系统时钟的设计。

　　芯片之间互连时，有源同步和系统同步两种方式。无论采用何种同步方式，在需要调整时钟数据相位时，应参考DOM和PLL用法、考虑引脚延时和PCB延时等，以便综合考虑时钟方案。

　　在设计FPGA时，经常需要为其他芯片或系统提供时钟。比如要为外部的SSRAM提供时钟，为了能够保证所提供的时钟和数据的相位关系，通常的做法是采用外部时钟反馈方案。馈线的长度等于FPGA到外围器件的时钟线的长度，这样可以保证内部寄存器的时钟端的时钟相位和外围器件的时钟引脚的相位一致，如图所示。

　　图 系统时钟设计