（1）运行ISE 10.x Navigator，打开设计文件。
（2）为建立．CDC（ChipScope Definition ＆ Connection）文件，选择【Project】→【NewSource】命令，弹出源程序设置界面。选择【ChipScope Definition and Connection File】文件类型，并输入文件名test＿chip，如图1所示。
图1输入文件名
（3）单击【Next】按钮，选择需要调试和插入的设计文件。
（4）单击【Next】后单击【Finish】按钮，按钮，选择需要插入和测试的模块（针对多模块或分层设计而言）。然将test＿chip.cdc文件,插入到工程文件中，如图2所示。
图2 插入文件到工程文件中
（5）在【Sources In Project】窗口中，双击test＿chi.cdc文件，设置ChipScope Pro的参数。在设置过程中，将自动完成输入／输出文件.ngc的指定和器件类型的设置，如图3所示。由于ChipScope Pro在ISE 10.x工程管理器中启动，因此这些文件和器件类型都不能修改。
■ 【Use SRL16s】复选框：用来控制Core生成时是否便用SRLl6和SRL16E逻辑元素。如果不选择该复选框，将会用触发器和多路选择器来代替，从而带来更多的逻辑资源消耗并降低性能：选择该复选框将会有更好的优化效果。
图3 启动ChipScope Pro Core Inserter模块
■ 【Use RPMs】复选框：用来控制是否用相关布局宏（Relationally Placed Macros）来生成一个独立的Core，该复选框能阻止布局布线器对区域内用于放置ChipScope Pro内核的所有逻辑进行布局优化。
菜单栏中的菜单项及其功能如下。
■File：包含常见文件操作等命令，其中【Refresh Netlist】命令用于更新网表。当输入的网表发生变化时，ChipScope Pro会提示自动更新网表，设计者也可以使用该命令来手工更新网表。
■Edit：其中包含创建新的集成逻辑分析单元的【New ILA Unit】，或创建新的ILA／ATC单元的【New ILA／ATC Unit】，删除单元的【Remove Unit】，以及选择参数的【 Preferences 】等命令。
■Insert：包含【Insert Core】命令。当设置ILA Core的各项参数后，可以利用这个命令
把集成逻辑分析仪的网表插入到原设计的网表中。
（6）单击【Next】按钮，弹出【ChipScope Pro Core Inserter】窗口，如图4所示。该窗口用于指定是否禁止在JTAG时钟上插入BUFG。默认值为在JTAG时钟上插入一个全局时钟缓冲器。如果选中【Disable JTAG Clock BUFG Insertion】复选框，在布局布线时将使用普通布线资源，而不是全局时钟布线资源。
图4 【ChipScope Pro Core Inserter】窗口
注意：除非在全局时钟资源非常紧张的情况下才选择禁止插入BUFG，因为＊用普通布线资源，会左JTAG时钟线上产生较大的布线延时偏移（skew），破坏待分析信号乏间的时序关系，此当使用普通布线资源时，建议附加相应的约束，尽可能减小JTAG时钟线上的延迟对测试精的影响、
（7）单击【Next】按钮 将弹出【Select Inegrated Logic Analyzer Options】设置界面。
【Trigger Parameters】选项组用于设置触发输人和匹配单元参数，以及触发条件数，如图5所示。
图5 【Trigger Parameters】选项组
■在【Number of Input Trigger Pods】下拉列表框中可以选择相应的ILA Core输人触发端口的数目，每个ILA Core多可以提供16个输入触发端凵．符个触发端口的参数将在下方分别列出，包括触发宽度、触发条件判断单元的类型和数目。触发端口由一条
或多条信号线组成，信号线的数称为“触发宽度”，触发宽度多可达256。触发匹配单元是－个比较器，它和触发端口相连，用于检测触发端冂足否满足特定的条件。一个触发端凵可以有1～16个触发匹配单元，这些触发条件判断单元可以组合起来构成逻辑分析仪的触发条件，用于捕获数据。触发匹配单九设甘得越多，占用的逻辑资源越多。因此在满足设定触发条件要求的情况下，应尽量减少触发队配单元的数目。
■ 在触发条件选项组【Tdgger Condition Senings】中设置是否便能触发队列器和队列器深度，一旦设置，可以将标准布尔方程式触发条件用可选择的触发队列器扩展。该队列器可以用循环状态机来实现，当满足了第l级的所有匹配条件后，传递到下，依次类推。
（8）单击【Next】按钮，打开【Capture Pmeters】选项组．它用于设置存储深度、数拓位宽及采样时刻等参数，如图6所示。存储深度（采样缓冲器）与所选择的器件类型有关。数据的存储深度和位宽由FPGA内部的剩余BlockRAM数量决定。当改变存储深度时，左边的【Core Utilization】资源利用率栏将会发生变化。
图6 【Capture Parameters】选项组
【Data Same As Trigger】复选框用来选择数据和触发信号相同时的处理方式。如果选择该复选框，那么数据与触发信号相同时，在【Trigger Ports Used As Data】列表框中可以选取这些触发端口作为数据。数据与触发信号相同是很常用的模式，因为用户可以捕获和采集来自ILA的任何数据。在这种模式下，ILA Core省略了数据输入端口，因此可以减少对CLB不口布线资源的占用，但是｀总的数据宽度不能大于256位。如果不选择该复选框，那么数据和触发信号完全独立。当采样的数据位宽小于触发宽度时，这种模式能减少采集的数据，节省Block RAM资源。
（9）单击【Next】按钮，打开【Net Connections】选项组。该选项组用于将集成逻辑分析仪iLA Core的输入信号与设计中的网线连接起来，如图7所示。
图7 【Not Connections】选项组
（10）单击【Modify Connections】按钮，弹出【select Net】对话框，如图8所示。利用该对话框可以很容易地将ILA Core工作时钟、触发信号、数据信号与设计中的网线连接起来。【NetSelections】中选择ILA的输入信号，可以分别选择时钟（Clock）表和触囱数据（Trigger／Data）表。在左下方选中需要连接的网线，并选择应加入到哪个测试通道（TP0或TP1）。单击【MakeConnections 】按钮，即可完成一条信号线的连接。单击【0K】按钮，完成连接设置。
图8 【Select Net】对话框
在完成信号连接后的ILA网线连接器窗口，如图9所示。端口有3种类型，分别为时钟端口（CLOCK PORT）、触发端口（TRIGGER PORTS）和数据端口（DATA PORTS）。由于选择了【Data Same As Trigger】复选框，因此触发端口和数据端口合并。使用时应保证所有端口信号都连接，否则插入ILA Core时将提示错误信息。当端口中的信号全部连接时端口名称为黑色，否则显示红色。
图9 完成所有的ILA Core与网线连接
（11）单击【Return to Project Navigator】按钮，更新工程管理器中的ILA Core。如果不是在ISE 10．x工程管理器中启动ChipScope Pro，需要运行Insert来将生成的ILACore插入到设计网表中。
（12）在ISE 10.x工程管理器的（Processes for Source∶....】窗口中重新运行实现设计Implement Design，并将新生成的Bitstream文件到器件中。
免责声明: 凡注明来源本网的所有作品，均为本网合法拥有版权或有权使用的作品，欢迎转载，注明出处。非本网作品均来自互联网，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责。
