表1表示三种高频基板物性比较表，氟系树脂高频基板性能远高于其它基板，但其不足之处除成本高外是刚性差及热膨胀系数较大。对于聚四氟乙烯(PTFE)而言，为改善性能用大量无机物(如二氧化硅SiO2)或玻纤布作增强填充材料，来提高基材刚性及降低其热膨胀性。另外因聚四氟乙烯树脂本身的分子惰性，造成不容易与铜箔结合性差，因此更需与铜箔结合面的特殊表面处理。处理方法上有聚四氟乙烯表面进行化学蚀刻或等离子体蚀刻，增加表面粗糙度和活性或者在铜箔与聚四氟乙烯树脂之间增加一层粘合膜层提高结合力，但可能对介质性能有影响。
2 高速印制电路板的设计要点
2.1 避免高速电路的传输效应
2.1.1 高速电路的传输效应
通常认为如果数字逻辑电路的频率达到或者超过45MHz-50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常规定如果线传播延时大于1/2数字信号驱动端的上升时间， 则认为此类信号是高速信号并产生传输线效应。因此必须避免传输线效应，防止原逻辑电路信号被叠加或相抵消而改变。
2.1.2 严格控制关键网线的走线长度
如果设计中有高速跳变的前后沿时间,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz.布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。
2.1.3 合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短.否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(daisychain)布线和星形(star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果 但这种走线方式布通率，不容易100％布通。在实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt*0.1。例如，高速TTL电路中的分支端长度应小于1.5英寸 这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
对于星形拓扑结构，布线从驱动端开始.平行到达各接受端，可以有效的避免时钟信号的不同步问题。2.1.4 抑止电磁干扰解决信号完整性问题将改善PCB板的电磁兼容性(EMC) ，其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路扳的外层信号的密度也是减少电碰辐射的好方法，这种方法可采用“表面积层”技术“Build-up”设计制作PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。另外还可以利用严格的阻抗和叠层设计来控制线宽、线间距。减少信号传输线带来的效应。
2.2 高速印制电路板的布线设计要点
2.2.1 多层布线
一个好的叠层结构是对大多数信号整体性问题和EMC问题的防范措施，而高速电路往往集成度较高，布线密度大，采用多层板既是布线的必需，也是降低干扰的有效手段。有资料显示同种材料时四层板要比双面板的噪声低20dB。高速信号的布线麻应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。
相邻布线的两个信号层看成一对，元件驱动和接收信号的接地连接能够直接连接到与信号布线层相邻的层面。表层布线宽度按英寸计，应小于按纳秒计的驱动器上升时间的三分之一(例如： 高速TTL的布线宽度为1英寸)。如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容，以免导致电源之问的AC耦合。
高速模拟器件对数字噪音比较敏感，因此在兼具模拟和数字功能的印制电路板上，电源层通常是分离的，使用分离的电源层时，务必注意不要将数字电路的电源层和模拟电路的电源层重叠在一起。模拟和数字电源层的分离用于隔离彼此之间的电流，一旦出现电源层的重叠，就将造成电容的耦合，从而失去隔离的作用。
2.2.2 引线
高速印制电路板上的引线尽量用直线， 需要转折可采用45°折线或圆弧转折，可减少高频信号对外的发射和相互之间的耦合。
高频电路器件的管脚间引线越短越好，引线越长，带来的分布电感和电容值越大，会影响系统的高频信号的传输，同时也会改变电路的特性阻抗，导致系统发生反射、震荡等。
注意避免高速电路信号线的平行走线，而造成的“交叉干扰”，若无法避免，可在平行信号线的反面布置大面积“地”来大幅度减少干扰 在相邻的两个层，走线方向一定取为互相垂直。
各类信号线不能形成环路，如果产生环路电路，将在系统中产生很大的干扰。高速信号布线应尽量避免分枝或形成树桩，而导致的信号反射和过冲。采用菊花链布线可有效避免环路的形成，降低对信号的影响。对双面板而言，电源线靠近信号线。
2.2.3 布置旁路电容
所有的系统都会遇到噪音问题. 电源层单独无法消除线路噪音，每个集成电路块的附近应设置一个或几个高频去耦电容。通常情况下1uF-10uF 电容放置在印制电路板的电源输入 ，而0.01-0.1uF电容则放置在印制电路板的每个有源器件的电源引脚和接地引脚上。这里旁路电容充当的是滤波器的角色.大电容(≈ 1OuF)放置在印制电路板的电源输入上,用以滤波通常由电路板外产生的较低频信号(比如60Hz线路频率)。印制电路板上有源器件产生的噪音谐波范围在100MHz以上。每个芯片上放置的旁路电容(0.1uF)通常比印制电路板间的电容小得多。
2.2.4 过孔设计
高速印制电路板上元件连接过程中所用到的镀通孔越少越好，据测，一个镀通孔可带来约0.5pF的分布电容，导致电路的延时明显增加。
镀通孔的设计应注意以下几点：选择合理尺寸的镀通孔.如从4层到10层的电路板常选择10mil/20mii(钻孔/焊盘)或16mil/30mil的镀通孔较好，对于高密度的小尺寸的电路板可使用8mil/18mil的镀通孔。对于电源或地线的镀通孔则可以考虑使用较大尺寸，以减少阻抗。
根据上图公式可得，印制电路板的厚度越小可减少镀通孔的寄生电容，减少对信号的不利影响 信号线尽量走同一层，减少镀通孔。
电源和地的管脚要就近放置镀通孔，而镀通孔与管脚间的引线越短越好，以减少电感的产生 在信号换层的镀通孔附近放置一些接地的镀通孔，为信号提供近的回路。
表2 旁路电容类型
3 总结
随着科技的发展，高频电路在电子产品中使用也越趋频繁，根据不同的需要，利用各种软件对高速印制电路板进行设计及布线，这里针对其中的主要注意事项，作了分析说明，为实现高速系统提供了理论与实施的可能性。根据实际情况与相关标准规范，结合使用工艺要求.另外还要考虑成本耗材，从整体上考虑，才可设计出经济实用的高速印制电路板。
[1]. PCB datasheet https://www.dzsc.com/datasheet/PCB_1201640.html.
[2]. TTL datasheet https://www.dzsc.com/datasheet/TTL_1174409.html.
[3]. EMC datasheet https://www.dzsc.com/datasheet/EMC_2342312.html.
[4]. 60Hz datasheet https://www.dzsc.com/datasheet/60Hz_2517196.html.
免责声明: 凡注明来源本网的所有作品，均为本网合法拥有版权或有权使用的作品，欢迎转载，注明出处。非本网作品均来自互联网，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责。
