高速数据采集系统的时钟电路设计

　　TMS320C6000系列DSP的时钟引脚为X1和X2／CLKIN。采用有源晶振，则直接将晶振的输出连接到X2引脚，接法如图1所示。

　　图1 有源晶振的连接

　　不同封装的DSP倍数关系也不同，

　　DSP有一组引脚CLKMD0～CKLMD2，可以用来调整DSP工作频率的高低，并由这些引脚的状态来决定DSP内部倍频的大小。倍频是指在外部晶振的基础上乘以设定的倍数，倍数与CLKMD0～CLKIVD2的关系如表所示。每种型号DSP的倍数关系不同，即使同一种型号的DSP，表则是以GLS封装的TMS320C6203B为例。

　　表    CLKMD0～CLKMD2与分频关系

　　一般DSP芯片的PLL电路都有PLLV、PLLF以及PLLG引脚。这些引脚是为了确保输人时钟的稳定性而特别设计的。一般PLLF和PLLG引脚连接到电容电阻网络上，如图2所示。图中RC的推荐值为R1＝60．4Ω、C1＝27nF、C2＝560pF，或者R1＝45．3Ω、C1＝47nF、C2＝10pF。

　　图2 PLL电路的连接

　　PLL电路的PLLV引脚连接到电磁兼容滤波器的输出端。电磁兼容滤波器实际上是一个三端口的穿心电容，该电容可以选择TDK公司的ACT4518系列或者松下公司的EXCCET103U的电容，价格在1元以下。但这些器件不易购买，尤其是对小批量的用户。为此，也可以不使用电磁兼容滤波器，直接将PLLV引脚连接一批容值大小不同的电容上，然后接地，也可以达到稳定时钟信号的目的。

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