数字信号处理FPGA的仿真

时间:2008-12-12

  开始仿真时,打开准备好的波形,选择File|Open|fun_text.scf命令。注意:上边和左边的菜单已经变化了。从菜单Pile|End Time屮设定时间为1μS。在fun_text.scf窗口中单击符号并在重写时钟窗口设定(左侧菜单按钮)时钟周期为25ns。设定M=715827883(M=232/6),这样合成器的周期就是6个时钟周期长。选择MaxPlusII|Simulator并单击Start按钮就开始进行仿真了。应该给出一个与图1相近的输出。注意:ROM是按二进制偏移(例如:zero=128)编码的。当完成以后,改变频率,就出现一个8个循环的周期,也就是(M=232/8),重复仿真的上述过程。


  图1 频率合成器设计的VHDL仿真

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