EDA中的总体组装的VHDL源程序系统的有关仿真

时间：2008-10-21

　　如图1～如图5是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。

ADZHKZ的仿真结果图(未加去毛刺进程前)

　　如图1 ADZHKZ的仿真结果图(未加去毛刺进程前)

ADZHKZ的仿真结果图(口了去毛刺进程后)

　　如图2 ADZHKZ的仿真结果图(口了去毛刺进程后)

SJYSCL的仿真结果图

　　如图3 SJYSCL的仿真结果图

DAZHKZ的仿真结果图

　　如图4 DAZHKZ的仿真结果图

JPXSKZ的仿真结果图

　　如图5 JPXSKZ的仿真结果图
　　

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