EDA中的系统总体组装电路的VHDL源程序XSKZQ.VHD的仿真

时间：2008-10-20

　　从如图可以看出，当SELOUT分别等于0，1，2，3，4，5，6，7时，分别选择对应的输入数据输出，达到了设计要求。

XSKZQ.VHD的仿真图

　　如图 XSKZQ.VHD的仿真图
　　

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