高速数字系统时序分析

　　对于高速数字系统设计，时序分析尤其重要，特别是随着时钟频率的提高，留给数据传输的有效读写间隙越来越小，想要在极短的时间内让数据信号从驱动端完整地传送到接收端，就必须进行的时序计算和分析。

　　目前，各类高速串口已大量应用在设计中，如PCI-Express、XAUI等，常见的还有DDR、DDR2存储器之类的高带宽并行总线。如果了解了这些数据接口的特点，设计结果就会令人满意。快速信号与慢速信号的设计重点略有不同，而前者的一个重要特点就是它必须满足严格的时序关系。

　　所以，必须像音乐指挥家一样协调整个系统，使各部分单独的器件之间能够互相顺利“对话”，对时钟或使能信号的时序进行恰当地调整，使得数据信号在正确的时间内被锁存，从而满足接收器件所必须的建立和保持时间。