EDA中的智力抢答系统设计方案

　　根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、c、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮 端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出 口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号 若干。本系统应具有的功能有：抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能；抢答犯规记录功能。

　　根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增 加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般H）A实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计 时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图所示。

　　如图 智力抢答器的组成框图

　　系统的工作原理如下：当主持人按下使能端EN时，抢答器开始工作，A、B、C、D四位抢答者谁抢答成功则此选手的台号灯（LEDA～LEDD） 将点亮，并且主持人前的组别显示数码管将显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块 JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A～JF0_A、JF2_B～JF0 B、JF2_C～JF0_C、JF2_D～JF0_D上。在此过 程中，主持人可以采用计时手段（JSQ），打开计时器使计时预置控制端LDN有效，输入限制的时间，使计时使能端EN有效，开始计时。完成第 一轮抢答后，主持人清零，接着重新开始，步骤如上。