CPLD的PSK系统设计

1 引言

　　现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向[5]。从模拟调制到数字调制，从二进制发展到多进制调制，虽然调制方式多种多样，但都是朝着使通信系统更高速、更可靠的方向发展。一个系统的通信质量，很大程度上依赖于所采用的调制方式。因此，对调制方式的研究，将直接决定着通信系统质量的好坏[1]。

　　复杂可编程逻辑器件（CPLD）结合了专用集成电路和DSP的优势，既具有很高的处理速度，又具有一定的灵活性。因此，基于CPLD的数字调制系统的研究具有重要的实际意义。本文论述了如何用CPLD实现PSK数字调制系统的方法，其实现步骤包括：1.研究PSK调制系统的原理及设计方法；2.根据各个系统的总体功能与硬件特点，设计总体框图；3.根据VHDL语言特点，对系统进行VHDL建模；4.根据VHDL模型，进行具体VHDL语言程序设计；5.对设计的程序进行波形仿真与硬件调试。

　　2 调制解调系统的原理

　　载有基带信号的高频正弦波信号称为载波，数学上准确表示正弦波时，经常采用振幅A、角频率 和相位 三要素，即

　　 y(t)=A cos( t + )                     （2-1）    

　　根据基带信号的值，改变三要素中的任何一种，就有了3种基本的调制方式：数字信号对载波振幅调制称为振幅键控，即ASK（Amplitude Shift Keying）；对载波频率调制称为频移键控，即FSK（Frequency Shift Keying）[3]；对载波相位调制称为相移键控（相位键控），即PSK(Phase Shift Keying)[2]。

　　由于PSK系统抗噪声性能优于ASK和FSK，而且频带利用率较高，所以，在中、高速数字通信中被广泛采用。

　　本文只对PSK调制方式加以论述[4]。

　　3 系统的总体方案设计

　　3.1 CPSK系统设计

　　CPSK由发送端的调制模块与接收端的解调模块构成，其系统框图如图3-1所示。在发送端，对于调制模块，首先产生两种不同相位的载波信号f1和f2，再通过一个二选一选通开关来选择载波信号，其中具体的载波信号由输入的基带信号来决定。这些信号处理都在CPLD中实现，输出的即为CPSK调制信号，通过信道发送到接收端。对于解调模块，调制信号先由位同步提取电路提取出载波同步信号，然后由载波同步信号来控制计数器的启动与停止，分别对调制信号来计数，通过一个判决电路来判断输入的调制信号是‘0’ 还是‘1’，输出的即为解调的基带信号。

　　图3-1  BCPSK系统框图

　　3.2 DPSK系统设计

　　                                                                图3-2  BDPSK系统框图
 
       DPSK信号应用较多，但由于它的调制规律比较复杂，难以直接产生，目前DPSK信号的产生较多地采用码变换加CPSK调制而获得。这种方法是把原基带信号经过码——相对码变换后，用相对码进行CPSK调制，其输出便是DPSK信号。同样，对于DPSK信号的解调，则要经过相对码——码变换。其系统框图如图3-2所示。

　　4 基于VHDL的PSK系统电路设计及实现

　　4.1 2CPSK调制模块

　　图4-1  2CPSK调制模块的VHDL模型方框图

　　2CPSK调制模块的VHDL模型方框图如图4-1所示，其模型主要由计数器和二选一开关等组成。计数器对外部时钟信号进行分频与计数，并输出两路相位相反的数字载波信号；二选一开关的功能是：在基带信号的控制下，对两路载波信号进行选通，输出的信号即为CPSK信号。图中没有包括模拟电路部分，输出信号为数字信号。

　　其波形仿真图如图4-2所示。其中载波信号f1、f2是通过系统时钟clk分频得到，且滞后系统时钟一个clk周期；调制输出信号y滞后载波一个clk周期，滞后系统时钟2个clk周期。

　　图4-2  2CPSK调制模块的波形仿真图

　　4.2 2CPSK解调模块

　                                         　图4-3  2CPSK调解模块的VHDL模型方框图
 
　　2CPSK解调模块的VHDL模型方框图如图4-3所示。图中的计数器q输出与发端同步的0向数字载波。判决器的工作原理是：把计数器输出的0相载波与数字CPSK信号中的载波进行逻辑“与”运算，当两比较信号在判决时刻都为“1”时，输出为“1”，否则输出为“0”，以实现解调的目的。图中没有包含模拟电路部分，调制信号为数字信号。

 

　　                                         图4-4  2CPSK调解模块的波形仿真图
 
　　其波形仿真图如图4-4所示。当q=0时，根据x的电平来进行对相位的判决；其中输出信号y滞后输入信号x一个clk周期。

　　4.3 码-相对码转换模块

　　码——相对码之间的关系为

　                                                   　（式4-1）

　　                               图4-5 码-相对码转换模块的VHDL模型方框图
 
　　由此，可得到码—相对码转换模块的VHDL模型方框图，如图4-5所示。图中的计数器与图4-3中的计数器相同，异或门与寄存器共同完成绝/相变换功能。

　　相对码—码转换模块与此类似，此处就不加以论述。

　　5 系统调试总结

　　本课题研究并追踪了通信领域和EDA设计领域的两项关键技术——调制解调技术和可编程逻辑技术，所有设计工作都是在一块CPLD实验开发板上完成的，选用了Altera公司型号为EPM7128SLC84-7作为主芯片的。其中输入信号由单片机提供，经过CPLD处理后，输出信号的波形可通过示波器观察[6]。但由于调制系统与解调系统的测试是分开进行的，这样势必有不直观性，并且未能考虑到实际 系统中的不定因素。而以上这些，是本设计将来要进一步改善与发展的地方。

　　　　　　　　　（沈琰 李龙江）