该信源解码器的启动代码存储在Flash Boot ROM中,所用字体则存储在Flash Font ROM中。S C 2 0 0 5 的两个S D R A M 存储器接口分别与SDRAMA和S D R A M - B 相接。系统加电后,保存在Flash BootROM 中的启动代码被调到SDRAM-B 中执行。时钟由27MHz 压控振荡器经倍频后提供。压控振荡器产生的时钟信号经过74LVC14 整形后送到SC2005 的VCXO 引脚,并通过SDET 引脚的输出进行同步恢复。传输流复用、音视频解码、图形处理等功能均由SC2005 内部相应的集成模块配合外部相关电路来实现。
CPU 及存储控制子系统
S C 2 0 0 5 集传输解复用器L641x8 和MPEG-2 音视频解码器L64105的功能于一体,内含EZ4102内核、16KB 指令Cache 和8KB 数据Cache,这是SC2005 的组成部分。 该信源解码器所用的两片1M× 1 6 b i t F l a s h R O M 均为AM29LV160DT-70,使用单一电源供电,读写和编程均使用3.3V电压,高速70ns 读写时间。它们通过EBUS与SC2005 相连,地址总线A[6:0]和SC2005 的ADDR[7:1]相连,A[19:7]和SC2005的AD[28:16]相连,数据总线DQ[15:0]和SC2005的AD[15:0]相连。芯片内部共有35个扇区,其中4个作为引导扇区,大小为4k 字~16k 字,其余31个扇区为32k字;有一个字节/字模式选择引BYTE#,本设计中该引脚接高电平,选择字模式。 81MHz/1M × 16bit 的SDRAMA和108MHz/2M × 16bit 的SDRAMB通过S-BUS 与CPU 的SDRAM 存储器接口相连。其中SDRAM-A 专门用于MPEG 解码时存储视频帧和相关信息,SDRAM-B 存储解复用、O S G 和外围设备接口子系统的信息。SDRAM-A 与SDRAM-B 之间可通过一个DMA 引擎直接传送数据。 传输流解复用和音视频解码子系统 SC2005 首先接收来自信道解码器或码流发生器的TS流,然后自动进行传输包同步检测。一旦同步建立,就会将传输包发送到PID 预处理器中。PID预处理器分析输入的传输包,检查它们的PID 值,只有和PID 表匹配的PID值才能通过步滤波,不匹配的包被丢弃。通过PID滤波器的传输包被送到DVB 解扰码器中,经过解扰的包进入PID后处理器,在经过滤波后,音视频PES 数据直接进入A/V 解码器中, 而其它数据被送到外部SDRAM-B 的循环缓冲器中,CPU能直接从存储器中读数据。传输流解复用子系统的结构框图如图2所示。
性能测试结果 该信源解码器配接L64768 前端后,经测试,达到预定功能。其性能特点如下: 整机系统完全符合DVB-C/MPEG-2 标准 信道解码支持16/32/64/128/2 5 6 Q A M ,转换率为:3 M S P S ~7MSPS TS 解复用器输入比特率:60Mbps(串行1)/7.5Mbps(并行) 视频解码分辨率:Max720×576,支持图文和字幕 音频解码器采样率:32/44.1/48kHz,支持32 级音量调节 支持ATA 硬盘接口 结语 本文实现了基于S C 2 0 0 5 的DVB-C 机顶盒信源解码器,集成了个人数字录像机,并配接L64768前端,组成了符合标准的功能样机。