IC设计中复杂度的增加、尺寸的减小以及开发时间的压力意味着每个设计的回旋余地变的越来越小。面对这些挑战，Virage
Logic在它的Silicon Aware IP模块中整合了多种资源， 来减少设计规模。Virage在它的Star存储系统中使用这项技术，该技术提供了自我测试和修复功能。这个新的模块整合了包含
存储器、组合逻辑、I/O的物理IP，通过嵌入底层IP来在130nm及以下的工艺中提供测试、诊断、修复和提高成品率。Virage的CEO兼董事长Adam Kablanian说：“当
芯片变的更复杂、密度更大的时候，成品率可能降低10％以下，但是通过使用这种技术，设计者就可以实现更先进的加工工艺和设计，进而实现高成品率的目标。”
该公司已经同意通过的代工厂和ODM来实现该系统。例如，Virage通过PDF Solutions公司在工艺的扩展中加入了它的IP，以便于设计者能及时解决在加工和制造Silicon Aware IP中遇到的那些不可避免的问题。它能权衡造成产品成品率降低的各种因素，例如多重接触、
多晶硅在关键区域的断开和短接、金属Layer 1在关键区
域的短接，根据这些因素区分优先次序以达到目标。Kablamian说：“用这种方法，设计者可以在不成熟的加工技术下做设计，达到可接受的成品率”。
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