一种适用于以太网接收器的均衡器结构及其实现

由于长距离的无屏蔽双绞线上存在噪声、衰减、信号失真等现象，在以太网接收器中需要采用信号处理技术以确保数据正确接收。均衡技术的目标是减少码间干扰(ISI)现象带来的接收信号失真。

到目前为止，大部分以太网接收器采用模拟均衡技术来减少由信道特性引起的失真[1]。本文尝试采用一种数字域上的信号处理技术，即自适应式的数字均衡技术来减少失真，其原理是利用输入数据流来调整滤波器的系数，从而使误差达到。

经典的判决反馈均衡器的结构如图1所示 [2]。

滤波器和系数更新的公式如下：

2结构及参数设计

在衡量用于以太网接收器的均衡器性能时，软判决信噪比(SDNR)是一个主要的参数。软判决信噪比是信号序列(硬判决处)与误差序列(即硬判决与软判决之差)的平均功率之比。误差越小，均衡器的性能越好，分割电路发生判决错误的概率越小。假设误差序列按高斯分布，均衡器的SDNR与整个以太网接收器的BER(bit error rate)具有如下关系[4]：

在对以太网接收器进行系统仿真时，采用了 Matlab仿真的方式[5]。在仿真中改变参数的值，同时观察对应的软判决信噪比的变化，就可以在改变参数带来的系统性能的改善和对应的硬件代价之间权衡考虑(trade-off)。

2.1 信道模拟
无屏蔽双绞线信道的冲激响应可以通过对测量得到的信道阶跃响应进行差分运算获得；或者直接利用文献中已有的频响公式，再经滤波器拟合得到一个可以用来模拟这一信道的FIR滤波器。完整的信道模型还应包括发送和接受滤波器以及AWGN噪声模型。

2.2均衡器的参数
在FFE-DFE的实现中，有三个相关的参数对整个均衡器的硬件复杂度有很大的影响：FFE的抽头数，DFE的抽头数和A/D的比特位数。经过对仿真结果的权衡，均衡器参数如下： FFE的抽头数为2；DFE的抽头数为4；A/D的比特位数为6。

2.3步长和字长
系数更新的步长和系数及滤波器的字长可以通过仿真获得，但是也要考虑硬件实现上是否方便。步长一般采用2的幂次。在字长设计中也同时参考了一些同类设计的参数。

3均衡器的电路实现

在实现均衡器时，FFE的整个乘加部分所允许的关键路径时延为40ns(25MHz)。就FFE而言，其关键路径包括乘法器、累加器、加法器和分割电路。以今天的CMOS技术而言，不难实现一个8×6乘法器，一个10位累加器，一个10位加法器和分割器，并使其累积延时不大于20ns。DFE的情形也是如此。

3.1 FFE电路的实现
FFE基本上可以看作一个FIR滤波器来实现，其基本操作是乘加(MAC) 运算。每个抽头的结构如图2所示。

3.2 DFE电路的实现
与FFE的情况相比，DFE的乘法(8×2)模块可以得到极大的简化。这是由于DFE的输入是分割器的硬判决输出，只有两个比特(一位是符号位)。

3.3 系数更新电路的实现
在系数更新电路中，由于更新步长取2的幂次，因此乘法可以简化为移位操作。在加法操作中，系数累加器为10比特。

3.4 分割电路及误差信号的产生
分割电路(slicer)的作用是根据均衡器的软判决输出计算接近的符号电平以及相应的误差(error)序列。在100Base-T4接收器中，分割电路的输出有三个电平：＋，0，－。因此硬判决输出只需两个比特。为了简化逻辑，符号电平编码为：＋为 01；0为00；－为11。分割电路的逻辑如图3所示：

本文对以上电路用VHDL语言进行描述，通过仿真和综合验证，电路功能基本正确。下一步的工作是对电路结构作进一步的优化，例如在结构方面，FFE的乘法器和累加器可以为奇数抽头和偶数抽头共享，但是却需要两倍于波特率的时钟信号；在电路方面，Booth乘法器和累加器均有进一步优化的潜力。

本文提出了一种适用于以太网接收器的FFE- DFE均衡器，并进行系统仿真和电路实现。希望能对高速数据传输系统的设计提供有益的借鉴。