高速DSP与SDRAM之间信号传输延时的分析

当今电子技术的发展日新月异，尤其是深亚微米工艺在ＩＣ设计中的应用，使得芯片的集成规模愈来愈大，速度愈来愈高，从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板(ＰＣＢ)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计线迹互连和板层的影响可以不考虑；当频率超过５０ＭＨｚ时，互连关系和板层特性的影响不容忽视，必须对传输线效应加以考虑，在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(ＳＩ)问题。本文主要对互连延迟所引起的时序问题进行探讨。
１ 时序关系
对于异步时序电路，往往可以灵活设置建立、选通和保持时间以满足系统时序要求。而同步时序电路在设计上必须留有充足的建立和保持时间，才能保证系统正常工作。
在ＤＳＰ的高速接口中，对时钟线、控制线和数据线布线时必须十分小心。由于系统工作频率越来越高(如６４１６为６００ＭＨｚ)，信号上升／下降沿越来越陡，布线延时的相对信号的传输时间已不可忽略，它对信号的建立和保持时间起着至关重要的作用。因此，必须通过ＩＢＩＳ模型解决布线的拓扑结构问题。
布线延时是由所布线迹的阻抗和长度共同引起的，高阻抗线迹将减慢缓冲上升时间，信号的典型延迟时间为１８０ｐｓ／ｉｎｃｈ。其它因素如驱动特性和负载也将影响布线延时，单一ＳＤＲＡＭ的典型负载为５ｐＦ。较小的负载将导致较快的上升／下降时间；相反，较大的负载将导致较慢的上升／下降时间。ＥＭＩＦ总线上的设备越多，负载越大。
图１说明了如何在考虑布线延时的基础上确定所需的建立和保持时间。

１．１ 约束条件的确立
由图１可以导出如下约束条件不等式。
(１)控制线要求满足下列条件才能保证正确读写。
建立时间应满足：
ｔｉｓｕＣｏｎｔｒｏｌ＝ｔｏｓｕＤＳＰ＋ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ≥ｔｉｓｕ ＳＤＲＡＭ
即 ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤ｔｏｓｕ ＤＳＰ－ｔｉｓｕ ＳＤＲＡＭ(１)
其中，ｔｉｓｕ ＳＤＲＡＭ为ＳＤＲＡＭ控制线建立时间，ｔｏｓｕ ＤＳＰ为ＤＳＰ控制线建立时间，ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ为时钟线布线延时，ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ为慢的控制线延时。
保持时间应满足：
ｔｉｈ Ｃｏｎｔｒｏｌ＝ｔｏｈ ＤＳＰ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔ Ｃｏｎｔｒｏｌ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ≥ｔｉｈ ＳＤＲＡＭ
即ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ≤ｔｏｈ ＤＳＰ－ｔｉｈ ＳＤＲＡＭ(２)
式中，ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ ＤｅｌａｙＦａｓｔｅｓｔ为快的控制线延时。
(２)数据线要求满足下列条件才能保证正确读写分读、写两种情况。
读建立时间应满足：
ｔＣｌｏｃｋ Ｐｅｒｉｏｄ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ－ｔＡＣＣ≥ｔｉｓｕＤＳＰ
即 ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ≤ｔＣｌｏｃｋ Ｐｅｒｉｏｄ－ｔＡＣＣ－ｔｉｓｕ ＤＳＰ(３)
式中，ｔＣｌｏｃｋ Ｐｅｒｉｏｄ为时钟周期，ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ为慢的数据线延时，ｔＡＣＣ为ＳＤＲＡＭ存取时间。
读保持时间应满足：
ｔｏｈＳＤＲＡＭ＋ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈＤＳＰ
即 ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈ ＤＳＰ－ｔｏｈＳＤＲＡＭ(４)
式中，ｔｏｈＳＤＲＡＭ为ＳＤＲＡＭ数据线输出保持时间，ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ为快的数据线延时。
写建立时间应满足：
ｔｏｓｕＤＳＰ－ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ＋ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≥ｔｉｓｕＳＤＲＡＭ
即 ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤ｔｏｓｕＤＳＰ－ｔｉｓｕＳＤＲＡＭ(５)
写保持时间应满足：
ｔｏｈＤＳＰ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ≥ｔｉｈＳＤＲＡＭ
即 ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ≤ｔｏｈ ＤＳＰ － ｔ ｉｈ ＳＤＲＡＭ(６)
１．２ 约束条件引申推导
由(６)式可得
ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ≥ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ －ｔｏｈ ＤＳＰ＋ｔｉｈＳＤＲＡＭ
又由 ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ≥ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ
推出ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙ Ｓｌｏｗｅｓｔ≥ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔｏｈ (ＤＳＰ＋ｔｉｈ(ＳＤＲＡＭ(７)
由式(３)～(７)得：
ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤ｔＣｌｏｃｋ Ｐｅｒｉｏｄ－ｔＡＣＣ－ｔｉｓｕ ＤＳＰ＋ｔｏｈ ＤＳＰ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ
－ｔｉｈ ＳＤＲＡＭ
即ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤(ｔＣｌｏｃｋ Ｐｅｒｉｏｄ－ｔＡＣＣ－ｔｉｓｕ ＤＳＰ＋ｔｏｈ ＤＳＰ－ｔｉｈ ＳＤＲＡＭ)／２ (８)
由(５)式可得：
ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ≤ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔｏｓｕ ＤＳＰ－ｔｉｓｕ ＳＤＲＡＭ
又由ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ≥ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ
推出ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ≤ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＋ｔｏｓｕ ＤＳＰ－ｔｉｓｕＳＤＲＡＭ(９)
由式(４)～(９)得：
ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≥ｔｉｈＤＳＰ－ｔｏｈＳＤＲＡＭ－ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ－ｔｏｓｕＤＳＰ
＋ｔｉｓｕＳＤＲＡＭ (１０)
即 ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≥(ｔｉｈＤＳＰ－ｔｏｈＳＤＲＡＭ－ｔｏｓｕＤＳＰ＋ｔｉｓｕＳＤＲＡＭ)／２
由式(８)和(１０)得出：
(ｔｉｈＤＳＰ－ｔｏｈＳＤＲＡＭ－ｔｏｓｕＤＳＰ＋ｔｉｓｕＳＤＲＡＭ)／２≤ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤
(ｔＣｌｏｃｋ Ｐｅｒｉｏｄ－ｔＡＣＣ－ｔｉｓｕ ＤＳＰ＋ｔｏｈ ＤＳＰ－ｔｉｈＳＤＲＡＭ)／２(１１)
可见，时钟线的传输延时必须在某一范围之内，才能满足ＤＳＰ与ＳＤＲＡＭ之间的时序参数要求，既不能太长也不能太短。较短的时钟线能增加控制信号线到ＳＤＲＡＭ的保持时间，但却减少从ＳＤＲＡＭ来的数据保持时间。在设计这种类型的接口时应该仔细考虑这一问题。一旦时钟信号线的布线确定下来，控制线和数据线的布线长度应该满足上述约束条件才行。
２ 实例验证
下面以ＴＭＳ３２０Ｃ６２０２ ＤＳＰ和ＭＴ４８ＬＣ２Ｍ３２Ｂ２ ＳＤＲＡＭ相连为例来说明如何应用上述时序约束关系。
２．１ 主要参数与时钟线约束
ＴＭＳ３２０Ｃ６２０２ＢＤＳＰTMS320C6202 BDSP和ＭＴ４８ＬＣ２Ｍ３２Ｂ２ ＳＤＲＡＭ主要参数如表１所示。

其它参数的值分别为：Ｐ＝４ｎｓ ｔＡＣＣ＝５．５ｎｓ ｔＣｌｏｃｋ Ｐｅｒｉｏｄ＝８ｎｓ
将上述参数代入不等式(１１)可得：
０≤ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ≤０．７５ｎｓ
２．２ 验证时序关系
这里利用ＣＡＤＥＮＣＥ公司的ＰＳＤ１４．２软件进行布局布线、信号完整性分析和时序分析。
在初步布好线后，首先进行信号完整性仿真，若信号完整性不满足，再重新布局布线；若信号完整性满足，便可以分析时钟、控制和数据信号线的传输延时了。首先检查时钟线是否满足约束条件，然后再看其它信号是否满足时序约束条件，如有个别信号线不满足，可手动调整，否则还要重新布局布线和仿真。
经ＰＳＤ１４．２软件仿真，得出了信号完整性仿真波形(图２～图４为几个典型的信号波形)和相关管脚对间的传输延时情况(表２)。
从表２可以得出：

ｔＣｌｏｃｋ Ｒｏｕｔｅ Ｄｅｌａｙ＝０．２９３０３１ｎｓ
ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ＝０．５８７２９１ｎｓ
ｔＣｏｎｔｒｏｌ Ｒｏｕｔｅ Ｄｅｌａｙ ｆａｓｔｅｓｔ＝０．２５９４５ｎｓ
ｔＤａｔａ Ｒｏｕｔｅ ＤｅｌａｙＳｌｏｗｅｓｔ＝０．４４６５４ｎｓ
ｔＤａｔａ Ｒｏｕｔｅ Ｄｅｌａｙｆａｓｔｅｓｔ＝０．３１２８５４ｎｓ。
将以上数据代入上述约束不等式，发现时钟信号、控制信号和数据信号的建立与保持时间都能够满足要求。
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