以一种混合的设计流程克服层次化设计的局限(二)

与传统层次化设计流程相似，混合层次化流程要求每个模块和伪模块均分别时序收敛。然后设计者将模块和伪模块整合到顶层设计中(图3为混合设计的三个模块)。这种整合包括网表的生成、伪模块布置整合、顶层约束调整，以及模块布局和时序模型整合。

在网表生成过程中，设计者将已优化伪模块的网表与胶合逻辑模块网表组合起来。同样，设计者应为伪模块中实现(instance)的名称添加前缀，以符合顶层逻辑层次。

在伪模块布局整合中，设计者需要根据顶层平面布局中伪模块的位置来调整伪模块中已优化单元的布置坐标。一个简单的脚本可以通过增量值改变XY的布置。这样的调整是必要的，因为在伪模块优化中，伪模块的相对原点(0,0)以单元布局位置为参考的。因此，在顶层布局中该相对原点必须转换为伪模块的原点。

在顶层约束调整中，设计者需要将参考模块内部单元或针脚的路径约束转换为参考模块I/O针脚的约束。这样的调整是必要的，因为顶层中模块是黑匣子，所以仅能通过其I/O针脚对其进行引用。在不同的路径约束通过相同的模块I/O针脚的情况下，需要对约束进行进一步的调整，以通过在路径中增加更多的约束点来区别路径。可以通过将顶层时序约束加到所有单元名称上来完成此项任务，Synopsys化服务的物理编译器擅长这一工作。接下来，应取消所有模块内部路径约束，因为模块已经实现了时序收敛。

顶层优化

尽管单独模块和伪模块的时序收敛大大减少了顶层时序和设计规则的违例，但为修正胶合逻辑模块和穿越模块及伪模块的全局路径中的各种违例，还必须进一步优化集成的顶层设计。对这种顶层优化，二次优化的方法效果非常好。

在次优化过程中，设计者固定伪模块中单元的布局，并且关闭伪模块内部路径上的时序检查功能，因此在顶层设计优化过程中进行布局优化和违例更正时将不用考虑伪模块。不过，伪模块单元和I/O路径在顶层设计优化中仍然是可见的。通过这种办法，设计者可以极大地提高顶层设计优化的效率。为了进一步加速顶层优化，他们也可以关闭扫描链时序检查。

在次优化后，伪模块中的一些单元可能已经被替换掉，并且布置的一些网络可能穿越了伪模块。因此，就可能出现破坏时序和违反设计规则的情况。第二次顶层优化可以解决这些违例。

在第二次优化过程中，设计者从伪模块单元中去掉固定属性并启动伪模块内部路径的时序检查，以允许进一步优化顶层设计中的伪模块。然后，他们将对顶层设计进行增量优化以修正次优化后仍存在的违例。

实际上，固定伪模块的平面布局尺寸时，在单元利用中添加尽可能多的裕量是一个不错的方法。在顶层设计优化中，这个额外的裕量为潜在的交叉全局网络预留了布线资源，减少了顶层优化中伪模块产生布线拥塞的风险。同样，在伪模块I/O时序约束中添加足够的时序裕量也是一个不错的方法，这样便可容忍穿越伪模块的布线上因串扰效应而引起的路径延迟变化，以及顶层设计优化中引入的全局路径时序变化。

遵循这些有关裕量的建议可以防止次顶层优化后伪模块中的违例，这样就不需要进行第二次优化了。

DSP应用实例

为一个150万门的DSP子系统开发了混合层次化流程。在将混合流程应用到设计中以前，设计小组对设计进行布局和布线。此时，发现了大量的严重的破坏时序和违反设计规则的情况。

就此，将混合层次化流程应用到了设计中。我们将设计划分为24个模块、7个伪模块和11个胶合逻辑模块。在分别并行地对这些模块和伪模块进行优化后，我们将这些模块和伪模块整合在设计中，并利用我们的PrimeTime工具，以签核(sign-off)静态时序分析流程来检查布局后的时序。

所得到的结果远远好于初的布局结果。差的建立时间违例从-14.8ns减少至-0.58ns，并且坏的容量违例(capacitance violation)从-3,516库容量单位(library capacitance unit)降低至-200库容量单位。(为加速计算，我们的设计编译器中将一个单元库中的容量定义为一个容量单位的整数倍，而不是浮点数。)

然后，我们通过混合层次顶层优化方法优化了已整合的设计，差的建立时间违例减少至-0.4ns，并且总建立时间违例从-15.56ns减少至-1.7ns。违反设计规则的问题也得到了解决。差的容量违例进一步降低至-44库容量单位，并且总容量违例从-173,343库容量单位降低至-627库容量单位。

通过布局后ECO和功能ECO修正，设计小组修正剩余的小违例。目前，在很多无线应用芯片中都嵌入了这个DSP子系统。