摘要：在双台面SiGe HBT加工工艺过程中，采用RIE工艺刻蚀发射极台面时，为了避免等离子轰击对外基区表面造成损伤，同时为了防止过刻到基区，必须严格控制发射极台面的高度，从而必须准确知道未刻蚀前的厚度和刻蚀后的厚度。现有的许多对材料厚度及掺杂浓度的分析方法，具有各自的优缺点。本文提出了一种可以同时检测外延层的厚度及掺杂浓度分布的方法，这种方法具有简单、高效、低成本的优点。
1引言
在台面结构SiGe HBT器件中<1>，材料结构是n＋Si衬底/n －Si外延层/p＋SiGe基区/n＋ Si发射区。其中关键一步是刻蚀发射区到接近基区而不能刻蚀基区。由于干法刻蚀E,B没有自停止机制，如果不能准确知道发射极的厚度，就会造成严重后果。
已经存在许多对材料厚度及掺杂浓度的分析方法。分析材料厚度的方法包括xTEM，SIMS，SEM及RBS等。分析掺杂浓度的方法包括SIMS，SPR，电化学C-V等。可以用xTEM来分析材料的厚度，这种方法很准确且可以观察位错等晶体结构，但它制样复杂、成本高，且不能知道掺杂浓度。SIMS可以分析外延层沿厚度的掺杂分布，这种分析也存在成本高的问题，很多时候还不能定量。SPR稍差。以上的许多方法成本较高，且比较难于分析平面内的厚度及掺杂分布。在
集成电路工艺中，非常欢迎快速低成本且有一定的分析厚度及掺杂浓度的方法。
本文借助于干法刻蚀设备和四探针仪器，设计了一种简捷高效的方法，可同时给出外延层的厚度、掺杂浓度（电阻率、方块电阻），而且以此确定外延层的刻蚀时间恰好刻尽。
2实验原理
采用逐层干法刻蚀＋四探针测方块电阻＋线性拟合（简称EFL）的办法测试外延层的厚度，原理如下：
RSH（t）=1／< nqμn×d（t）>= 1／
1/RSH（t）= nqμn×d0-nqμ n×v×t
定义：Y（t）= 1/ RSH（t），A = nqμn×d0，B = nqμn×v，则
Y（t）= A-B×t
d0 = ( A/B)×v；Rsheet = 1/Y（0）
r = Rsheet×d0； N可查表（N～r）得到。
其中：d0、R sheet、r、N分别为外延层的厚度、方块电阻、电阻率及掺杂浓度；v为刻蚀设备的刻蚀速率； t为刻蚀时间，t0为刚刚刻净时的刻蚀时间；d（t）为刻蚀t时间后的材料层厚度， d0＝d（0）；RSH （t）为刻蚀t时间后材料的方块电阻， Rsheet＝RSH（0）
若知刻蚀设备的刻蚀速率v（本实验选用的刻蚀设备为Tegal 1511e，v为40±1A/sec），可同时得到d0，N，Rsheet,r。
用台阶仪测量刻蚀台阶的高度d 1，可以验证此法。
3 实验步骤
（1）样片准备：在标准2.54cm×5（5英寸）（100）衬底上淀积一层外延层（应使衬底与外延层导电类型相反）。预备测试外延层的厚度、方块电阻、电阻率及掺杂分布；
（2）涂胶：在样品表面随机选择数个位置，在这些位置附近滴涂光刻胶掩蔽，并烘胶（刻蚀完毕时用于测台阶高度；这里选择中、左、右、上、下五个位置）；
（3）RSH（t ＝0）分布测试：选相对固定的位置，每次刻蚀后都在这些位置附近用四探针测试方块电阻；在此选择中、左、右、上、下五个位置；
（4）干法刻蚀与方块电阻测试：选择适当的刻蚀步长tstep（这里选择10 s）干法刻蚀1次；测量刻蚀后的RSH（ t＋1×tstep）分布；
（5）轮流进行干法刻蚀与方块电阻测试：直至测出RSH（t＋n× tstep）分布。（每次刻蚀后，请用热探针测试硅片表面导电类型；若某个位置刚反型，停止刻蚀，去胶；测试第2步中选择的5个位置处台阶的高，并求得平均台阶高 d1）；
（6）线性拟合：运用上面介绍的实验原理拟合得出硅片不同位置的d0，R sheet，r，N；
（7）厚度验证：比较反型处拟合的厚度 d0与用台阶仪测试的平均厚度d 1；
总结：计算d0， Rsheet，r，N的分布无须严格刻蚀到表面刚反型处，只需刻蚀数步然后线性拟合就可以了。测试点数增多可提高拟合。
4结果与讨论
（1）对表1给出的数据进行线性拟合。顺次给出了不同位置的拟合公式。
（2）由某个位置的拟合公式可计算该位置的t0（X轴的截距）， d0，N，Rsheet ，r。线性拟合的结果表明该外延层厚度不太均匀（平均厚度266.2nm，标准偏差20.7nm）。
（3）厚度验证。在t＝70 s时，左、中、右刚刚反型，用台阶仪测试5个位置给出的平均厚度是290.3nm，标准偏差12.3nm。这个结果与拟合得到的结果是较吻合的。
EFL方法的优点是简捷高效，可同时给出外延层的厚度、掺杂浓度（方块电阻、电阻率）分布，以及该外延层的一个刻蚀时间t0。
一般情况下，无须严格刻蚀到衬底处，只需得到数点测试数据，就可以线性拟合得到d0 ，Rsheet，r，N的分布。当然，测试点数越多，拟合相对提高。
拟合的外延层厚度具有一定的。注意到 A、B都是统计数据，去除了许多随机的误差；如果刻蚀设备具有稳定可信的刻蚀速率v（这在IC工艺线上应可保证），则测量的 d0可达较高的。
另一方面，EFL方法是破坏性的，针对均匀掺杂的外延层，且外延层厚度不宜太薄。若刻蚀速率依次为1 nm/s，2 nm/s，4 nm/s，EFL方法可适用的薄外延层大致对应60 nm，80 nm，130 nm。
为提高EFL方法的，应尽量保证刻蚀速率的均匀性和稳定性；可适当降低刻蚀速率（以保证足够的数据点，并可适用于更薄的外延层）；每次刻蚀的时间步长一样（以保证相同时间内总刻蚀厚度一样）。
5结论
EFL方法可同时给出外延层的厚度和掺杂浓度（方块电阻、电阻率）的分布，并可确定在一定刻蚀速率下的刻蚀时间。EFL方法简捷高效，只要得到一定的数据点就可线性拟合得出要求的结果。增加刻蚀数据点、确保相同的刻蚀步长、适当降低设备的刻蚀速率及提高刻蚀速率的均匀性与稳定性，可以提高测试的。
