电阻布局的一点看法

对于较大的阻值的电阻可用WELL来做。当电阻大到几百KΩ以上时，必须用HIGH IMPEDANCE 之PMOS和NMOS并联使起永远为ON的状态，缺点是电阻值会随电压process变化很大。
用WELL做电阻会把substrate的noise带上来，因此若有怕noise的circuit应改为用poly做电阻。因为在field oxide上所以离散电容小，noise coupling小。
WELL doping低，经过光照，电阻值会降低。而且呈现不稳定的现象，将影响到测试的准确度，在well上覆盖metal，并将其电位接到VDD上，若无法接到VDD时，可将其街道电阻两端较高电位一端。并在well电阻四周引vdd电压，以降低电压系数。
当well电阻要接到pad，则必须于外围环绕pseudo collector，电位接到vss，以防止其对其他的circuit造成latch-up。
当电阻layout要求精准，match且ratio时， 采用poly来layout，其寄生电容。


外加 DUMMY POLY & DIFFUSION RING 以隔離. 電阻取一個 POLY CONTACT 寬度
（由于手边没有candence所以只能用bmp来画了，图粗糙了点望见量）

对于交叉layout：

要求：
1． 相同的宽度
2． 相同的高度
3． 相同的长度（电阻值相同）
4． 相同的接头
5． 两者宜靠近
single metal的话可以上下两个metal不用交叉layout。

(由于本人对于layout工作还不是很长，所以中间难免会有部分错误和弊漏望各位能够指点。谢谢！）