关注你的设计步骤：IC技术和工具面临经济瓶颈

　半导体制造工艺已经到达65nm技术节点，但是利用这种技术开发产品所需的成本是如此之高，以致于只有很少的公司才能承受。
　　要点
　　Gordon Moore预测芯片上的晶体管数目每18个月增长一倍。
　　制造比可见光波长还要小的图形是一个挑战。
　　新的工艺增加了设计工程师设计的难度。
　　项目经理发现当他们使用新工艺时项目管理变得越来越复杂，成本越来越高。
　　半导体产业的发展有其独特的规律性，40年来的实践已经证明了这一规律是正确的。1965年，Electronics杂志要求Gordon Moore博士（英特尔公司的奠基者，其后担任Fairchild半导体公司研发实验室的经理）撰写一篇关于半导体技术未来的文章。Moore在文中预测芯片中的晶体管数目将以指数规律增长——这个预测以后被命名为摩尔定律（Moore’s Law）。
　　虽然名字中含有定律二字，但这一定律不同于基础科学中的定律。它其实是一个规律，该规律预测：由于半导体技术的进步，半导体产业将以指数规律增长。这个定律的实际价值不在于它预测到了什么，而在于它像一个强大的助推器，推动了整个半导体产业向更先进的技术不断发展。在激烈的竞争即将临近的形势下，保持摩尔定律依然有效所面临的挑战已经变得如此严峻，以致于半导体产业界需要与设备供应商合作进行更多的研究。
　　尽管摩尔定律是以每块芯片上的晶体管数目来表述的，但在半导体产业界使用的是不同的标准来衡量与摩尔定律相对应的制造工艺的水平。衡量的单位是管芯上两条金属互连线之间的间距的一半（半间距）—— 即在衬底上面扩散形成的两个特征图形之间的距离的一半。在1999年，半间距尺寸是180nm。由于这是有史以来关键尺寸次比曝光光源的波长还要小，因此这个数值变得很重要。（曝光光源用于刻蚀前对材料的曝光。）
　　现在使用的193nm波长的光刻设备有望使用到2010年。在2001年，半导体制造商把半间距减少到130nm，在2003年，90nm半间距的工艺成了的工艺。65nm半间距的工艺正在开发当中，并且有望在2007年实现量产。

　　工程方面的挑战
　　随着半导体工艺技术从2μm发展到现在的90nm以及将来的65nm，越来越多的设计单元由固定或给定的模块转化为可修改的模块。在很多情况下，需要在速度、面积、功耗和良率各个方面进行平衡。设计工程师需按照晶圆代工厂提供的设计规则进行权衡。随着半间距的不断减小，许多因素导致了设计规则数目的增加。当按照90nm工艺进行芯片设计时，工程师必须考虑多达500条的设计规则。
　　在解决涉及许多方面的错综复杂的问题时，工程师需凭借自己在电路设计方面的经验来作出正确的决策。不幸的是，产业界已经误导了美国的教育系统，以致于他们错误地认为，为设计一个好的芯片，逻辑设计工程师不大需要物理和电子理论方面的知识。事实上，一些EDA公司甚至宣传软件工程师能够设计出好的电子电路。这些说法只对那些在现场可编程逻辑器件(FPGA)或者结构化ASIC上面能实现的简单电路是可信的。如果设计工程师不理解电路原理，那么他们难以解决在90nm及以下工艺进行设计可能遇到的问题，而且设计团队通常需要配备一位半导体制造方面的。

　　如果要制造关键尺寸为65nm的图形，那么需使用曝光光源波长为193nm的光刻设备。然而，由此将产生很多问题。为在使用90nm工艺时能制造出性能优良的电路，芯片制造商必须使用光罩增强技术(RET)和光学相位修正(OPC)技术。两种技术都改变了曝光光源对光刻胶进行曝光的方式，使得制造特征尺寸为曝光光源波长一半的图形成为可能。
　　当看见交付给芯片制造商的实际版图与自己所预想的版图大相径庭时，芯片设计师们会做何感想呢？如图1所示，绿色图形表示预期的电路图形，紫色表示未使用RET/OPC修正技术而得到的实际的电路图形。另外，图中还显示了一些各种修正技术以不同方式组合后得到的实际的电路图形。其中紫色的电路会导致芯片的失效。即使使用的切实可行的修正技术，得到的实际图形也只能是无限接近预期的图形。选择不同的修正技术会导致芯片在速度、功耗和良率方面的差异，而且，OPC的数量会影响芯片的面积。能否选择正确的修正技术通常会对产品的收益产生很大影响。Stone Pillar Technologies公司提供的产品将工艺和附带电学测试或良率数据的掩膜联系起来，使工程师能洞察可能的失效原因。

　　Iroc Technology认为在设计流程中，可靠性成为了需要考虑的第五个要素。软错误是导致芯片可靠性变差的罪魁祸首。大多数的可靠性问题是由会对硅集成电路产生影响的宇宙射线造成的。Iroc已经确定在130nm或以下的技术节点制造的存储器的软错误时间延续故障率大约为每百万字节500次。这个数值几乎是传统的可靠性数值的100倍和普通市场要求的10倍。为保证芯片能一直按正常的功能工作，设计工程师必须设计错误修正电路并把它内嵌到主电路中。
　　由于比较早地预见到了光刻中存在的问题，而且在形势变得严峻之前已经投入了大量资源与代工厂合作进行相关研究，这使得Mentor公司在RET/OPC市场中。然而，其竞争对手Cadence和Synopsys也正在这一领域进行大量投入。在收购Numerical Technology后，Synopsys已经获得了大量所需的技术，而Cadence则正与ASML的子公司MaskTools紧密合作进行该领域的研究。
　　设计师们不能再仅仅局限于理解数字设计中的术语和设计过程中遇到的问题。当采用65nm工艺进行设计时，设计工程师必须与掩膜设计师、制造工程师甚至工艺技术开发人员紧密合作并对他们所在的领域有一定的了解。仅仅知道一些术语将是远远不够的。团队成员需要理解他们所遇到的问题的本质，并认识到它的严重性。
　　PDF解决方案部门的技术Andrzej Strojwas认为：“在纳米技术阶段，可制造性设计的规则必须与普通的设计规则相互补充。”表明可制造性设计的规则本质上不同于普通的设计规则，但却不足以获得好的良率。“例如，90nm工艺典型的可制造性设计规则推荐使用两倍的通孔和扩散的连线以使临界面积化。然而，用于加倍通孔而多出的金属将会增加金属的临界面积。对于使用低介电常数材料的技术，这一工艺步骤可能会导致应力增加并终使介电层开裂，由此良率也会下降。由于规则众多，设计工程师可能会遇到相互矛盾的指示以至于在这一专用集成电路芯片被制造出来之前，不能确信他们是否作出了正确的选择。这时再修改设计代价是高昂的。”
　　管理方面的挑战
　　管理人员不仅在工程技术方面面临着严峻的挑战，他们也面临着设计工作越来越复杂化的挑战(如图2所示)。2003年9月在加利福尼亚州的圣何塞市举行的特许半导体技术论坛上，IBM公司系统方案部门的一位外勤行政人员Walter Lange博士在演讲中说，“管理一个人命运的权利变得越来越依赖于与同事的合作和英明的风险管理。”
　　在180nm技术节点，只有两个行业涉及专用集成电路芯片

的成功开发和生产：开发该专用集成电路芯片的设计公司和制造芯片的代工厂。芯片设计公司和制造公司可以分别单独地选择使用哪种电子设计自动化(EDA)软件和光刻掩膜版制造软件。另外，芯片设计的成本更低且可预测性更好。然而，在130nm技术节点，设计将变得更复杂。同时在该技术节点，对EDA方法学和工具包的选择不仅对设计团队产生影响，对芯片制造商也有所影响。由于诸如信号完整性和时序等物理效应与正确的逻辑设计变得同等重要，芯片制造商倾向于采用一整套的工具软件以确保芯片开发工具和验证工具能处理工艺中存在的固有的物理问题。
　　在90nm技术节点，RET/OPC技术变得越来越重要。因此，半导体设备制造商和EDA工具开发商必须合作以确保掩膜版制造软件能正确地修改版图文件，避免电学方面的问题并保证逻辑上的正确性。很显然，管理一个涉及四个合作方的项目远比管理涉及三个合作方的项目复杂。而且，当芯片制造商采用65nm工艺技术时，由于IP核供应商的加入，合作方将由四个扩展为五个。如果芯片设计公司使用的IP核来自多个公司，情况将变得更加复杂。因为RET/OPC 工具处理IP的方法与用掩膜版工艺处理其他逻辑电路的方法类似，根据IP核在管芯上位置的不同，这些工具可能会不同程度地改变IP的物理性能，因此，IP核供应商的加入是必要的。在管芯上的某一位置采用OPC技术会影响相邻电路的性能，因此对这些相邻的电路也需要做些许改变。终的结果是由于IP核的电学性能被改变，因此从功能方面看来是一成不变的IP核现在却成了一个变量。
　　自从20世纪70年代早期以来，代工在半导体业界开始出现。早期的系统厂商通常将设计的产品交给两到三个不同的代工厂制造芯片，这样在技术和业务方面有较大的灵活性。在180nm技术节点，这一传统仍未得到改变。而在130nm技术节点，两个芯片代工厂必须能支持兼容的EDA工具和方法学以及相同的设计规则和制造工艺。在90nm及以下技术节点，两大芯片代工厂必须拥有相同的设计流程和工艺技术。因此，找到一个合适的合作伙伴将变得很困难，芯片代工厂和客户必须建立双赢的合作伙伴关系。两年前，IBM和特许半导体已经签署了一项协议，该协议向芯片设计公司保证两个公司的芯片制造厂均采用相同的工艺流程。
　　管理人员还面临着其他方面的挑战。从架构设计到制造出能正常工作的管芯，专用集成电路芯片开发的成本已经增加了一个数量级。成本的增加不仅是因为设计更大规模和更加复杂的芯片，还因为开发、验证和修正一系列掩膜版需要更多的费用。在过去的几年间，系统厂商指出掩膜版制造成本的增加是影响公司赢利的障碍。Gartner Dataquest 公司EDA行业的分析师Gary Smith认为，每一门数的掩膜版的平均成本已经并仍在降低，这是因为当从一个技术节点转移到另一个技术节点时，生产的晶体管数量为原来的两倍，而整套掩膜版的成本并未加倍。在表明业界技术革新的有效性方面这一发现还是很有用的，但对于那些认为项目的成本是决定性因素的管理人员而言这一发现毫无意义。只有在比较设计工程师能将多少不同的功能集成到单一的芯片上时，单位门数的成本才变得有意义。而对于产品的收益性而言，总的开发成本才是决定性的因素。
　　虽然掩膜版成本的增加是许多管理人员在转向下一技术节点时犹豫不决的原因之一，但更重要的是因为达到所预期的开发成本价值的不确定性在增加。例如，从130nm技术节点转向90nm技术节点，成本等式中的不确定性变量将大大增加。经验的匮乏使得业界难以预测为使一能正常工作的器件获得可以接受的良率所必须的掩膜版更换次数，以及一旦电路未通过验证测试时所需的发现和解决问题的成本。必须确保项目按时完工且成本不超出预算。然而，如果一套掩膜版的价格高于1百万美元，而且由于对问题本质的认识不足而难以确定解决问题所需要的时间，那么管理成本预测和开发进程的制订都将变得很困难。再考虑到产品推迟上市所造成的成本增加，一个设计项目的成本很容易上浮数千万美元。
　　因为产品上市时间是确定产品收益性的重要的因素，所以在新技术节点的经验的匮乏使得预测解决某一问题所需时间的长短变得很困难。因此，项目经理倾向于保持在一“足够好”的技术节点。他们需要在芯片能集成的功能的数量、计算速度的增加或终产品的波形系数之间进行权衡。通常他们都比较赞同开发成本可确定性和时间进度预测性更好的技术。Cadence公司 Virtuoso客户设计平台副总裁兼总经理Felicia James说，“Cadence公司正在努力提供相关的工具和技术，帮助客户将设计从90nm技术节点退回至130nm技术节点。”而在250nm或更小的技术节点制造模拟电路会在工程技术方面面临很大的挑战，而且会大大增加工程的成本和时间进度的不可预测性。

　　切实可行的选择
　　半导体公司通常使用两种常规结构的器件来验证新工艺和新技术，它们分别是存储器和FPGA。通常情况下，代工厂和无晶圆半导体公司或者既有制造工厂又有设计部门的公司在制造存储器或可编程逻辑器件时的良率达到可以接受的水平时，他们会采用工艺和这两种器件生产的商用产品。因为进行ASIC芯片设计的新公司正在逐年减少，一些半导体公司现在能提供一种新的可配置结构，称为结构化ASIC。Actel公司技术和实施部门的副总裁Esmat Hamdy博士评述道，“结构化ASIC的出现证明ASIC设计公司已经预见了传统ASIC芯片应用的减少。”
　　ASIC供应商承认专用标准器件(Application-Specific Standard Part,ASSP) 和FPGA仍将保持强劲的市场份额，因此它们正在试图转向结构化ASIC。当然，ASIC设计不会完全消失。少量的系统厂商仍会寻找能提供足够数量和合理价格水平的市场，以证明在将架构概念转向由65nm工艺制造的集成电路时进行的投资是必要的。ASIC设计公司的大量减少将会对EDA软件公司产生很大影响，因为它们的收入在很大程度上依赖于出售后端工具的许可证数量。Synopsys公司光刻验证部门的产品市场经理Tom Kingsley认为，“由于后端工具将会变得更加复杂，因此后端工具的价格将得到提高，这可以补偿由于客户数量的减少而造成的收入降低。一套的RET/OPC工具的价格可能与一台步进光刻机的价格相当。”这些设备的订价价格在三千万美元左右，如此昂贵的设备也带来了这样的问题：系统厂商是否愿意支付一百万美元来购买仅能使用一年的许可证呢？如果这些工具允许由于工艺建模功能造成的设计修正，可能会购买。

　　与功能相当的ASIC相比，FPGA器件需要更多的硅片面积和功耗，却只能提供较低的工作速度。同时，FPGA器件的单位价格也很高。尤其是当考虑到开发ASIC芯片的高成本时，大约50000单位的FPGA器件将变得更昂贵。
　　目前，Xilinx公司和Altera公司都能提供用90nm工艺制造的器件。Altera公司的产品为Stratix II系列，可以支持容量高达9M的存储器和频率高达370MHz的DSP模块以及Nios处理器。Altera公司也提供ARM核，为使用FPGA器件进行系统级芯片(SOC)设计的设计工程师提供了强大的模块库。另外，Altera公司还提供结构化ASIC产品。需要大量生产FPGA器件的客户可以使用Altera的Hardcopy产品对电路进行“硬化”，这样可以大大地降低器件的单位成本。
　　Xilinx公司提供的Virtex 4系列产品用于在FPGA器件上进行SOC设计。客户可以使用PowerPC核，而且可以从三种专用平台中作出选择：一种用于DSP，另一种应用于高速的串行输入输出接口，还有一种用于数字逻辑集成。Xilinx并未使用传统的结构化ASIC方法来降低单位成本，取而代之的是使用EasyPath技术，因为对器件的未使用部分测试的失败将会提高器件的良率从而降低成本。显示了传统的ASIC、FPGA、结构化ASIC和诸如EasyPath等良率提高技术的成本/数量平衡。
　　数字结构化ASIC可从ChipX (以前称为Chip Express)、NEC、LSI Logic、eASIC以及其它公司购买。Anadigm为模拟集成电路设计者只提供了一种结构化ASIC。由于结构化ASIC可以提供硅常量核，因此，与IP硬核相比，结构化ASIC为设计者提供了更大的优势。IP硬核通常只在GDSII级是“硬”的。
　　如果芯片设计者和制造者可以为现在的方法找到可行的替代方法，ASIC设计市场将会保持一个合理的份额。有前景的方法将基于平台的设计和RTL sign-off结合在一起。基于平台的设计提供了一个经过验证的面对特殊应用市场的电路，但同时允许用户在同一个管芯上增加一些外围电路。RTL sign-off将逻辑设计的功能和产生门级网表以及布局布线的方法分离开来。考虑到附加的面积、速度以及低功耗的要求，芯片设计工程师可能愿意将版图的设计交给芯片制造公司。这样便可以对网表作出正确的几何修正和电学修正，以得到经济的、可以接受的良率。