Mentor ---ASIC /SOC 设计工具介绍

ASIC是极其重要的小型化技术，它有着低成本、高可靠性、高保密性等特点。随着微电子技术的发展，ASIC的规模越来越大，加工工艺已进入深亚微米，深亚微米技术的发展，集成电路（ASIC）的规模越来越大，集成千万门的舷低常⊿OC）已经成为现实。由于SOC难以置信的复杂性，SOC的设计要求多种技术领域多方面的技术知识。从RTL级的设计描述到IP的内嵌，从功能验证到DFT，从模拟和混合信号（AMS）仿真到深亚微的物理实现。无论是逻辑设计还是物理实现，SOC设计均要求新的设计方法和设计手段，贯彻于整个设计过程中，以降低设计的风险。随着竞争的日益加剧，降低设计成本、尽快将产品推向市场比以前任何时期更重要。Mentor Graphics 提供功能强大的设计工具以及良好的技术服务和支持，帮助您解决挑战性的复杂的SOC设计和验证所面临的问题。

【设计仿真与验证工具】
ModelSim ：HDL语言仿真器
是工业界秀的语言仿真器，它提供友好的调试环境，支持PC和UNIX平台，是的单一内核支持VHDL和Verilog混合仿真的仿真器。是作FPGA、ASIC设计的RTL级和门级电路仿真的，它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。

主要特点：
→ 采用直接编译结构，编译仿真速度快；
→ 单一内核无缝地进行VHDL和Verilog混合仿真；
→ 与机器和版本无关，便于数据移植和库维护；
→ 与机器无关的编译代码编于保护和利用IP；
→ 简单易用和丰富的图形用户界面，快速全面调试；
→ Tcl/Tk用户可定制仿真器；
→ 完全支持VHDL/Verilog国际标准；
→ 支持众多的ASIC和FPGA厂家库；
→ 集成的Performance analyzer分析性能瓶颈，加速仿真；
→ 集成的Code coverage提高整体的验证效率；
→ 与HDL Designer Series和LeonardoSpectrum一起构成完整的HDL ASIC/FPGA设计流程。
【SST Velocity 静态时序分析工具】
SST Velocity静态时序分析工具在大规模ASIC的sign-off过程中扮演着不可或缺的重要角色。它使用的是基于节点的先进算法，其独有的增量分析功能改变了传统的迭代调试过程：在时序参数改变的情况下，它只分析受到影响的设计单元，而不是整个设计，这在ASIC复杂性迅速上升的情况下非常重要。它无需繁琐的设置就可以对多时钟复杂系统进行自动化分析，如：自动识别出多个时钟域、自动检测分析分频时钟和门控时钟、自动检测和删除虚假路径、的偏移计算等。SST Velocity提供了非常友好的使用界面，易学易用，如： 通过图形界面自动跟踪丢失的分析信息的源泉；通过关联的原理图，层次图和窗口快速调试时序错误 ； 可直接读 入Design Compiler的文件和库模型无缝集成到标准格式的网表（VHDL ，Verilog和EDIF ， SDF）、使用TCL界面等。
主要特点：
→ 独有的增量分析功能，可以大大减少验证调试时间；
→ 独有的What-if分析可以快速的比较不同的设计理念，实现芯片性能化；
→ 独有的自动异步时钟分析技术可以大大简化多时钟复杂系统的验证工作；
→ 易学易用，加速了设计验证的效率；
→ 开放的数据接口可以使SST Velocity无缝集成到标准设计流程中；
→ 其性能随电路规模仅呈线形增长，这完全可以满足下一代设计的要求

【FormalPro 高容量SOC设计的形式验证工具】
随着百万门的SOC和ASIC设计的复杂度越来越高，设计验证要求处理的速度和容量，复杂度迅速增加，并且要求具有强大的可调试能力。FormalPro提供比仿真快的多的验证方式。它支持RTL和门级电路，可以在几分钟验证综合，DFT测试插入，时钟树综合，和ECO变化，而动态仿真则要数小时甚至几天。不需要仿真向量即可使你充分验证设计，当发现区别时，FormalPro提供强有力的调试手段确定原因，自动对应到相应电路，大幅度缩短调试时间。
主要特点：
→ 比动态仿真快几个数量级，缩短产品上市时间；
→ 高度的覆盖率使您对设计充满信心；
→ 标准的VHDL、Verilog接口适应任何设计；
→ 对门级电路不需要额外的库；
→ 随设计增大所需内存只是线性增加可以验证千万门设计；
→ 不需要重新划分层次即可对整个设计验证；
→ 超强的调试能力，快速诊断设计差别并定位和图形化显示

【Seamless CVE: 软/硬件协同验证环境】
Seamless CVE是Mentor Graphics推出的嵌入式系统软/硬件协同验证解决方案。通常，嵌入式软件的开发会滞后于硬件开发，特别是软/硬件的集成调试，必须等到物理原型生产出来以后。所以无法在设计的早期发现软/硬件接口之间的问题。一旦硬件原型有错，修改后还必须从新生产，然后再进行调试。整个设计过程排错困难，周期长，投入高。Seamless CVE将嵌入式软件开发工具和逻辑仿真器结合起来，使项目开发小组在物理原型（电路板或芯片）生产出来之前，就能够使用同一个系统模型进行高性能的软/硬件协同验证，使软件和硬件开发成为并行的过程，从而及早发现并改正软/硬件接口中的错误，缩短设计周期，减少投入。Seamless CVE还可以按照用户的配置来运行，使设计人员既能在需要时观测到所有的软/硬件交互细节，也能通过不同的优化策略来加速软件代码的执行，提高协同验证的效率。
主要特点：
→ 缩短嵌入式系统（板上系统和片上系统）的开发周期。
→ 减少硬件原型的设计反复次数。
→ 加速设备驱动程序和硬件诊断程序的调试。
→ 无须更改软/硬件设计。
→ 拥有的一致性存储器服务器和动态优化技术能够提供的协同验证性能。
→ 支持业界主要的微处理器和控制器模型。
→ 接口开放，能够集成第三方的设计和验证工具。

【Celaro: 高速硬件仿真器】
Celaro是Mentor Graphics推出的第二代高速硬件仿真器，是业界性能的硬件仿真器。设置和编译时间太长是传统硬件仿真器的致命弱点。Celaro的编译器能自动完成大部分在其他硬件仿真器中必须用手工方式完成的操作，加快了设置过程。它以1M门/小时的速度把设计划分到物理硬件上，比基于FPGA的商用硬件仿真器快一个数量级。Celaro独特的结构充分体现了硬件仿真器速度快的优点，仿真速度可以达到1MHz到5MHz。
Celaro是一个模块化的系统，有五种配置方案，提供1到192个扩展槽。每个扩展槽可插入各种类型的电路板，如：加速验证板（AVB）、存储器板、通用（GP）板或I/O板。一个带有192个扩展槽的系统，如果插满AVB板，将提供26M门的净仿真容量，外加大约4.25MB的内建8端口可编程存储器模块。Celaro能非常灵活地进行存储器建模，并提供多种方法支持设计重用和IP。
Celaro克服了传统硬件仿真器可观测性差的缺点，任何时候都可以选中设计信号，并将其拖进波形窗口中进行观测，而无须在编译前指定信号探针。它的“Built-in-Silicon”逻辑分析能力使隔离并查找设计问题的过程变得更容易更迅速。Celaro提供基于C语言的API/PLI接口，支持C、VHDL和Verilog协同仿真。高效的图形用户界面能极大地提高设计人员的效率。
Celaro为ASIC、IC、系统设计以及软硬件早期集成提供了加速验证手段，可以在自顶向下的ASIC/IC和系统设计过程的各个阶段中使用。具有多种模式，如：RTL验证加速模式、HDL协同仿真模式、C语言测试平台模式、独立仿真模式、高速回归测试模式、软硬件协同验证模式、虚拟芯片验证模式等。
主要特点：
→ 仿真准备时间短，仿真速度快。
→ 设计容量大，可容纳多达26M门，操作方式灵活，支持设计重用和IP。
→ 高效图形用户界面，可观测所有网表，强大的分析功能，高效的控制语言。
→ 提供RTL验证，联合仿真，软件测试，在线仿真和虚拟样机。
→ 提供一流的编译和控制软件。
→ 可靠性高，资源可以共享，保护用户投资。


【设计输入工具】
HDL Designer Series ：图形化的设计输入和流程管理工具
HDL Designer Series 包括下面的系列产品：
→ HDL Author 设计创建。文本方式包括方框图编辑和IBD（基于接口设计〕，图形方式包括方框图编辑和有限状态机，流程图，真值表方式。
→ HDL Pilot 设计管理。通过设计数据管理和版本管理，与仿真和综合工具的集成以及自动化的流程管理管理整个项目。
→ HDL Detective 设计分析，可视化和文档功能 。HDL2Graphics分析设计的层次并可转换为易懂的图形描述，通过OLE 功能输出到文档。
→ HDL Designer 包括所有上述特性外加仿真分析
HDL Designer Series 为提高设计效率和设计质量提供了无比的灵活性的手段和功能。通过图形化，文本或者两者的组合结合IP的引入快速高效的创建 设计，HDL可视化和统一的HDL风格和文档能力，版本管理为团队设计提供乐基础，全面的VHDL、Verilog和mixed-HDL支持适应百万门的FPGA，ASIC和SoC设计。与仿真工具如ModelSim集成提供更进一步的调试特性，与综合工具如Design Compiler 或LeonardoSpectrum结合进行大规模的ASIC和FPGA 设计提供超强的设计输入和调试功能。

【ASIC/FPGA逻辑综合】
Leonardo Spectrum & Leonardo Insight --- ASIC和FPGA的综合和分析环境
Leonardo Spectrum 是一个提供共同的的CPLD、FPGA、ASIC综合策略和用户界面的设计环境。它的集成设计环境提供HDL设计输入、逻辑综合、和 与FPGA厂商集成的布局布线。Leonardo提供了综合后和综合前的设计分析验证选项，例如时序分析，综合前后的图形产生，以及与工艺相关的带时延的网表，与标准的VHDL/Verilog仿真器的接口。
主要特点：
→ 支持百万门的设计。先进的团队设计，基于模块的与布局布线紧密结合的增量设计，
保证了大规模设计的结果；
→ 对ASIC/FPGA/CPLD有相同的界面，同一个脚本，节省学习不同工具的时间；
→ 语言无关。混合的VHDL、Verilog、EDIF设计环境保证设计复用，容易引入IP；
→ HDL Inventor。快速产生优化的HDL代码，引入IP的模板；
→ 功能强大，容易使用。对大规模的设计提供高速和高效、高质量的结果；
→ F.A.S.T优化。针对工艺的特定的优化保证设计结果达到化和快化；
→ &R 集成。 简化布局布线任务，提供优化结果；
→ ASIC原型化。内建的设计划分功能可以使同一设计在ASIC和FPGA中实现；
→ Time Closer技术。根据从布局布线得到的物理数据，优化真实关键路径
→ 是性价比的ASIC综合器，占领100万门以下ASIC综合市场的。
Leonardo Spectrum 支持如下国外的ASIC厂家及其工艺库.
AMI, Austria Mikro Systeme International, Atmel,
Chip Express Corporation, ES2/Atmel, Fujitsu, Hitachi, HMC,
Holtek Semiconductor, Hyundai Electronics,JMAR Semiconductor Inc,
Kawasaki LSI, LightSpeed Semiconductor,
Matsushita Electric Industrial Co., Ltd. (Panasonic), NEC Corporation,
Oki Semiconductor, Philips Semiconductors, ROHM,
Samsung Electronics, SANYO Semiconductor Corporation,
Seiko EPSON, TEMIC/Atmel Wireless and uC, Texas Instruments,
Toshiba, TSMC ,UMC, Weltrend, Winbond Electronics Corp.
X-FAB Semiconductor Foundries
Leonardo Spectrum与国内ASIC厂家紧密合作，对用户提供支持与服务.