高速信号、时钟及数据捕捉

随着模/数转换器的数据转换取样率提高至每秒千兆个取样 (GSPS) 以上的水平，数据转换系统必须作出相应的配合，才可支持这样高的转换率，而其他支持性的模拟元件也必须产生系统所需的高频信号，然后将之放大。系统设计工程师除了要对模拟信号路径有深入的了解之外，也要彻底认识取样时钟以及系统如何以高位速率捕捉数字信号。本文 将会就有关上述两个重要的问题提供多个不同的解决方案。以下所讨论的资料有助深入了解采用高性能模/数转换器的系统。

时钟电路
时钟电路是高速数据转换系统重要的子电路之一，因为时钟信号能否准确定时会直接影响模/数转换器的动态性能。为了减低其影响，模/数转换器时钟电路的定时抖动或相位噪声必须极低。若选择时钟电路时没有将这个因素加以考量，那么即使所采用的前端模拟输入电路或模/数转换器性能非常卓越，系统性能也可能会不如想象中理想。完美的时钟永远可以在的时间内提供跳变沿。但实际上，时钟沿会不断出现在不同时间内，正因为时间的不确定性，取样后波形的信噪比受到数据转换过程的影响。

图 1 时钟信号频谱分析示例

只要因为抖动产生的噪声不超过量化噪声（1/2 LSB ）， 的时钟抖动能适应任何抖动源，其数值可以用下式计算出来：
Tj(rms) = (VIN(P-P) / VINFSR) x (1/(2(N+1) x x fin))
若输入电压 (VIN) 范围能够完全吻合模/数转换器的满幅值范围，抖动便会成为影响模/数转换器分辨度 (N 位) 及输入频率(fin) 的因素。
若输入频率不超过奈奎斯特率 (亦即若转换率为 1GSPS，输入频率为 500MHz)，总抖动要求的公算公式如下：
Tj(rms) = 1 x (1/(2(8+1) x x 500 x 106))
Tj(rms) = 1.2ps
这个数值代表不同抖动源的抖动总和。来自模/数转换器芯片本身的抖动称为孔径抖动。它与芯片的输入取样及保持电路定时上的不确定性有密切的关系。若要确定时钟电路可承受的时钟抖动，这个不确定因素必须一并加以考量。
时钟电路抖动 = SQRT (Tj(rms)2 - (模/数转换器孔径抖动)2 )
以 ADC08D1000 芯片为例，数据表上列出的孔径抖动为 0.4ps，这个数值将模/数转换器时钟对抖动的要求限制到约为 1.1ps。
但是，简单的让振荡器的性能参数符合要求并不能保证整个系统能达到预期的效果。因为与基本频率并存的其他频率也发挥极为重要的作用，所以我们必须利用频谱分析仪检视时钟信号，并确保基本频率能量不会在频谱范围内过宽。扩散至较高频率范围内的杂散信号不但可以在分析仪上清楚看到，而且还会直接影响抖动。图 1 将非理想时钟信号的频谱与低噪音、低抖动时钟信号的频谱加以比较。
图 2 显示 ADC08D1000 芯片推荐采用的时钟电路。这个电路包含Vari-L 压控振荡器和 LMX2312 锁相环芯片。

图 2 锁相环及压控振荡器时钟系统

锁相环及压控振荡器可以确保 ADC08D1000 芯片在奈奎斯特输入频率的范围内能够符合信噪比 (46dB) 的要求。图 3 的 FFT 波动图显示模/数转换器的动态性能，采用图2电路产生1GSPS 的时钟，对 489MHz 的输入信号采样。

数据捕捉
所谓高频信号取样 (即1 GSPS 或以上的取样速度) 是指已转换为数字形式的输出数据必须以极高速度储存起来或传送。若要每秒进行千兆次数据转换，必须面对两个大问题：首先是数字元件之间的信号完整性的问题，而另一个是每一时钟周期的数据传送率的问题。
为了尽量提高数字输出的信号完整性，高速模/数转换器便采用低电压差分信号传输 (LVDS) 技术。
LVDS 信号传输技术的主要优点是只需极低的功率便可支持极高的数据传输率。办法是利用两条电线将信号传送到电路板的任何一角或电缆的另一端。每一导线的电压以相反方向摆动，而且电压摆幅极小 (典型值为 350mV)。若与单端信号传输方式如 CMOS 或 TTL 相比，LVDS 的电压摆幅明显较小。正因为差分电路本身有抗噪音干扰的能力，所以能够使用低电压摆幅。也因为有这个优点，所以上升时间可以缩短，令信号频率可以进一步提高。
传送差分信号的电路板信号线路必须有 100 的阻抗，这是 LVDS 标准的规定。连接接收器的差分线路终端必须设有 100 的电阻，以便与线路阻抗保持一致。发送器电路则内置一个 3.5mA 的电流源，在 100 电阻上产生350mV的信号电压，供接收电路检测。
数据的高速传送只是问题的一半，解决这个问题之后，还有数据储存的问题，亦即如何将数据储存入存储器，以便进行后期处理。模/数转换器可以通过两条通道提供多路分配数据输出，这个设计的好处是可以利用两个 8 位数据总线，同时输出两个连续的取样，而并非只利用一个 8 位总线，按照取样率的速度传送数据。若采用这个方法，数据传输率会减慢一半速度，但数据的位数则会增加。以 1GSPS 的取样率为例，模/数转换器能以 500MHz 的速率输出已转换的数据。即使速度如此低，大部分离散式或内置的 FPGA 存储器仍然很难保证满足要求。因此，较为理想的方法是采用双倍数据传输率 (DDR) 技术，利用时钟的上升及下降边缘将数据传送至输出端。此外，若利用 DDR 技术传送数据，速度保持不变，而时钟频率则会减慢一半至 250MHz。这是较为容易控制的频率，而且属于 CMOS 存储器电路的操作频率范围内。有关数据必须先在 FPGA 的输入端加上对中间数据锁存，才可存入存储器之内。个锁存必须利用同相位的数据时钟定时，而第二个锁存则必须利用 180 异相的信号或反向数据时钟定时 (参看图5)。

图 3 取样率为 1 GSPS 时的 489MHz 正弦波 FFT 波动图

图4 典型的 LVDS 电路图

图5 FPGA 数据捕捉结构

为了简化这个定时上的规定，FPGA 都设有数字时钟管理电路。基本上，这些时钟管理电路都属于锁相环路 (PPL) 或延迟锁定环路 (DLL)，其优点是可以容许由内部产生时钟信号，并确保所有时钟信号的相位都按照输入时钟锁定，其分接头的相位延迟分别为 0、90、180 及 270。这种时钟管理技术的优点是可以提供准确的 180 位移时钟，使 DDR 定时电路可以顺畅地执行其正常功能，以便 FPGA 存储器可以捕捉与下降边缘同步的输入信号，然后利用数据闩锁将输入数据妥善保存。锁定后的输入数据可以再传送往先进先出存储器或数据块 RAM，以便系统微控制器可以轻易以远比先前慢的速度检索有关数据，然后才作进一步的处理。

结语
系统设计工程师若要设计一个完善的超高速数据转换系统，需要面对很多挑战。这类转换系统是真真正正的混合信号系统，我们必须小心考量所有子电路的优缺点，才可确保模/数转换器能够充分发挥其强劲性能。工程师只要采用现成的元件，便能以极低的成本组建符合低抖动要求的定时系统。此外，目前市场上提供的 FPGA 芯片都可为必须全面符合 LVDS 规定而又需要加设时钟管理电路的系统提供支持。■