常用时序逻辑部件

时间：2007-04-29

这一章主要是介绍常用的时序逻辑功能部件。如计数器、移位寄存器的分析与设计方法以及集成计数器、集成移位寄存器的原理及应用。它是本课程的重点内容之一，我们一定要掌握好！
在学习时要注意同步、异步计数器和移位寄存器的工作原理及设计方法；同步式集成计数器T214、异步式集成计数器T210以及集成移位寄存器T454的工作原理及应用。
在学习是我们把这一章的内容共分为三节，它们分别是：
§1.计数器
§2.寄存器与移位寄存器
§3.序列信号发生器

§7、1 计数器（页）
累计输入脉冲的个数的逻辑电路称为计数器。它的作用有:累计输入脉冲的个数；对输入脉冲信号进行分频；构成其它时序电路。
计数器的分类：
按进位模数分为*模2计数器和非模2计数器。进位模是计数器所经历的独立状态的总数，也就是进位制数。模2计数器就是进位模为2ⁿ的计数器。其中n为触发器的级数；非模2计数器就是进位模非2ⁿ的计数器。按计数脉冲的输入方式分为同步计数器和异步计数器。同步计数器是相应的触发器的计数脉冲也相同，使相应的触发器同时翻转。异步计数器是相应的触发器的计数脉冲不相同，并且不同时翻转。按计数增减趋势分为递增计数器、递减计数器和双向计数器。递增计数器是每来一个时钟脉冲触发器的组成状态按二进制代码规律增加，递减计数器就是按二进制代码规律减少。双向计数器是可增可减，由控制端来决定。按电路集成度分为小规模集成计数器和中规模集成计数器*。

一：同步计数器的分析与设计
在设计同步计数器是由于已经明确了状态数、状态代码和状态迁移关系，所以不需要制作原始状态图、状态化简和状态分配。
*1.二进制计数器的设计* 模为2的同步计数器称为二进制计数器，它的特点是没有多余状态，触发器的利用率高。它通常是采用自然二进制编码。
例1.设计一个三位二进制同步递增计数器. 三位二进制的进位模数为2³=8,它的状态表为:如图(1)所示.状态迁移图为:如图(2)所示

将现态Q_Cⁿ、Q_Bⁿ、Q_Aⁿ作为输入，次态Q_Cⁿ⁺¹、Q_Bⁿ⁺¹、Q_Aⁿ⁺¹作为输出，通过卡诺图可得出各触发器的次态方程为：
Q_Cⁿ⁺¹=Q_AⁿQ_BⁿQ_Cⁿ+Q_AⁿQ_Cⁿ+Q_BⁿQ_Cⁿ=Q_AⁿQ_BⁿQ_C+QAnQ_BⁿQ_CQ_Bⁿ⁺¹=Q_AⁿQ_Bⁿ+Q_AⁿQ_BⁿQ_Aⁿ⁺¹=Q_Aⁿ 把求得的次态方程与选用触发器的特征方程作比较，求得各触发器的激励函为：
Jc=Q_AⁿQ_BⁿJ_B=Q_AⁿJ_A=1	Kc=Q_AⁿQ_BⁿK_B=Q_AⁿK_A=1
它的逻辑电路图为:	如图(3)所示

位数增多的二进制计数器的设计可按以上方法进行,当位数>5时,就不能用上面的方法了(卡诺图不易制),从上面的例子我们可以看出:低级触发器除外,每一位触发器的J,K激励函数都是由它的低位各触发器原码相与而成.由此就可以设计更多位的二进制计数器了.
二进制的减法计数器的设计方法与加法相似,只不过状态迁移图不同.

*2.非2ⁿ进制计数器* 由于这种进制不是2的倍数,所以存在着多余状态,在设计中应把这些多余状态作无关项来考虑.在实际中用的多的是十进制计数器,它需要四个触发器.
例1.五级触发器的进位模数为:( )
A.五进制	B.十进制	C.十六进制	D.三十二进制
因为是五级触发器,所以它的进位模数为2⁵=32,所以答案为 D
例2.设计一个模六计数器. 由于2²<6<2³,所以模六计数器需要三级触法器组成.三级触法器有8种状态,因此存在着两种多余状态,我们任选其中的六种,它的状态图为:如图(1)所示,
我们通过各级触发器(用JK触发器来实现)的卡诺图可得各级触发器的次态方程为: Q_Cⁿ⁺¹=Q_AⁿQ_Cⁿ+Q_AⁿQ_CⁿQ_Bⁿ⁺¹=Q_BⁿQ_Cⁿ+Q_BⁿQ_CⁿQ_Aⁿ⁺¹=Q_AⁿQ_Bⁿ+Q_AⁿQ_BⁿC=Q_AⁿQ_Bⁿ由次态方程可得激励方程为:

Jc=Q_AⁿJ_B=Q_CⁿJ_A=Q_Bⁿ	Kc=Q_AⁿK_B=Q_CⁿK_A=Q_Bⁿ
所的逻辑电路图为:如图(2)所示

这类计数器由于状态没有用完,存在着多余状态,所以它就有一个自启动和自校正问题. 自启动就是当电源合上之后,电路能否进入所用的状态之中的任一状态,如果能则有,否则即无. 自校正就是计数器正常工作时,由于一些原因,使计数状态离开正常的的序列,若经过若干个节拍后电路如能返回正常的计数序列,则有校正能力.如不能,则无校正能力. 注: 具有自校正能力的计数器也具有自启动能力. 怎样判断电路是否具有自校正能力呢? 一般是把未用的状态代入所得的次态方程,求得次态,并判断次态是否还是无用状态,若是则表示无自校正能力,若转入有用序列则表示该电路具有自校正能力。
根据上面的结论，来判断一下例2是否具有自校正能力。先把没用的两种状态代入次态方程，结果为：如图（3）所示由此可以看出此电路无自校正能力，因此要改进设计。
改进的具体步骤是：切断010与101的无效循环序列，强迫使之进入110，由于前两级都没有改变,所以只需重新设计第三级即可.

Q_Cⁿ⁺¹=Q_AⁿQ_Cⁿ+Q_AⁿQ_BⁿQ_Cⁿ 则改进后的逻辑电路图为：如图(4)所示

*3.同步时序电路的分析*
它的分析方法和步骤与同步时序电路是一样的.在这里我们就不多说了.

二：异步计数器的分析与设计
异步计数器的时钟脉冲不是同步的,因此在设计时要特别注意各触发器的时钟信号.

*1.二进制计数器的设计* 我们通过例子来说明一下. 例1:设计一个八进制异步递增计数器.
首先我们来画出它的状态图:如图(1)所示,根据状态图再画出电路的输出波形图为:如图(2)所示

由波形图我们可以看出各级触发器的时钟脉冲为:CP₁为CP；CP₂为Q₁的输出原码；CP₃为Q₂的输出原码。我们知道如果没有时钟脉冲触发器是不会翻转的，只有有了时钟脉冲触发器才可能翻转，根据这一点我们可以把各级触发器的输入端置“1”，所得的逻辑电路图为：如图（3）所示。
*2.非2ⁿ进制异步计数器的设计*
非2ⁿ进制异步计数器设计时主要是判断各触发器的时钟脉冲.它的具体步骤是: 先选定状态的迁移关系,并画出波形图. 根据波形图,选择时钟,然后的步骤就与同步计数器的设计方法一样. 注意:没有时钟脉冲信号沿的状态按无关项处理.
*3.异步计数器的分析*
它的分析方法与同步计数器的分析基本相同,区别在于异步时序电路翻转的时间有先有后,只有提供时钟信号,且提供有效的时钟信号沿时,对应的触发器才翻转. 例2:如图(4)所示的电路,试分析其功能.
该电路是由三级JK触发器组成,下降沿触发,异步控制.
激励方程为:	J1=Q₃ⁿK1=1 J2=K2=1 J3=Qⁿ₁Qⁿ₂K3=1
次态方程为:	Q₁ⁿ⁺¹=Qⁿ₃Qⁿ₁Q₂ⁿ⁺¹=Q₂ⁿQ₃ⁿ⁺¹=Qⁿ₁Q₂ⁿQⁿ₃
时钟方程为:	CP₁=CP CP₂=Q₁CP₃=CP
由次态方程和时钟方程,可列出状态表和状态图如图（5），(6)所示,由此可得逻辑电路的逻辑功能:该电路是异步模5递增计数器,具有自启动能力.

三：集成计数器功能分析及它的应用当今集成计数器的品种有很多，按其功能可分为：同步和异步两类。这一节来介绍两种集成计数器它们是：异步集成计数器T210和同步集成计数器T214。在学习时要注意这两种计数器的计数功能、用途以及用集成计数器作为电路的部件来设计逻辑电路. *1.异步集成计数器T210* T210异步式2-5-10进制计数器是由四个JK触发器和两个与非门组成的,它的逻辑符号为:如图(1)所示

它的逻辑功能描述如下:(如图(2)所示的功能表) 清"0"功能(输出为"0000"):当R₀₍₁₎、R₀₍₂₎输入全为高电平,S₉₍₁₎、S₉₍₂₎有低电平时,各触发器输出为"0",实现清"0"功能,由于时钟不同步,这种清零又被称为"异步清零" 置"9"功能(输出为"1001"):当S₉₍₁₎、S₉₍₂₎输入全为高电平,R₀₍₁₎、R₀₍₂₎有低电平时,触发器输出为"1001",实现置"9"功能；计数功能:当R₀₍₁₎、R₀₍₂₎及S₉₍₁₎、S₉₍₂₎有低电平时,各触发器恢复正常功能,实现计数功能,在使用它时一定要按功能表的要求。
例1.用T210组成九进制计数器. 若选用8421BCD十进制计数器,初态为"0",则选择"0--8为有效状态,当计数脉冲为"9"时,输出为Q_DQ_CQ_BQ_A="1001",立即使它变成为"0000",使计数器返回初态。它的逻辑电路图为:如图(3)所示,
这种功能是利用反馈法使计数器复"0",这样就可使大模数计数器,改接为小模数计数器.由于T210是异步清"0",所以需要一个过渡态. 若需要更大模数的的计数器,可通过级联的方式,增大模数.如:二级T210相连可扩展为2--99进制计数器.

*2.同步式集成计数器T214* T214同步式二---十六进制是由四级JK触发器和一些控制门组成.它的逻辑符号为:(如图(1)所示)

它的逻辑功能可描述如下:（如所示的功能表）异步清零：当清零控制端Cr=0时,立即清零,与CP脉冲无关；同步预置：当预置端LD=0,Cr=1时,在置数输入端A、B、C、D预置某个数据,CP上升沿的时刻,将ABCD的数据送入计数器；(必须与脉冲同步使用) 保持：当LD=Cr=1时,控制端P、T中有低电平时，就使每级触发器的J=K=0，处于保持状态；计数：当LD=Cr=T=P=1时，电路是模2⁴同步递增计数器，当输出为“1111”时进位输出端Oc送出高电平的进位信号，即Oc=Q_AQ_BQ_CQ_D*T=1。注：由于T214由预置端，可以利用这个功能组成任意进制计数器。它也可以象T210一样采用反馈法来组成计数器。
例1.用T214的同步预置端构成八进制计数器. 若选择前八种状态,则后面的状态为无效,当计数器输出为"0111"时,经过"与非"门反馈至同步预置端,使LD=0,再来一个时钟脉冲,计数器又预置为"0",它的电路图为:如图(3)所示


若选择中间八中状态:从"0011"开始,当计数器输出为"1010"时,经过"与非"门反馈至同步预置端使LD=0,再来一个时钟脉冲,计数器又预置为"0",它的电路图为:如图(4)所示若想组成更大模数的计数器,也是通过级联的方式,但是要注意Oc的连接方式.

§7、2寄存器与移位寄存器(页)
寄存器与移位寄存器是数字系统中常见的部件，寄存器是用来存入二进制代码的，移位寄存器除具有寄存器的功能外，还能将数码移位。
一：寄存器寄存器中用的记忆部件是触发器，每个触发器只能存一位二进制码。按接收数码的方式它可分为：单拍式和双拍式。单拍式：接收数据后直接把触发器置为相应的数据，不考虑初态。双拍式：接收数据之前，先用复"0"脉冲把所有的触发器恢复为"0",第二拍把触发器置为接收的数据。
二：移位寄存器移位寄存器具有数码寄存和移位两个功能，在移位脉冲的作用下，数码如向左移一位，则称为左移，反之称为右移。移位寄存器具有单向移位功能的称为单向移位寄存器，即可向左移也可向右移的称为双向移位寄存器。移位寄存器的设计比较容易，因为它的状态受移位功能的限制。例:若现态为"001"它的次态只有两种可能,分别是:"000"或"010",不可能出现别的情况,否则就没有意义.

三:集成移位寄存器
1.集成移位寄存器T454
T454是一种用途广泛的集成移位寄存器，它由四个R-S触发器和一些门电路组成的四位双向移位寄存器。它的逻辑符号为：（如图（1）所示）

它的功能描述如下：（如功能表（2）所示）
直接清零：当清零控制端Cr=0时，立即清零，与其它控制端无关；
保持：当CP没来或控制端S₀S₁全为低电平时，寄存器处于保持状态；

送数：当控制端S₀S₁全为高电平时，寄存器处于送数状态；
移位：当控制端S₁S₀=01时，寄存器向右移位；S₁S₀=01时，则寄存器向左移位,S_L是左移串行数据的输入端,S_R是右移串行数据的输入端。

2.移位型计数器
移位计数器就是指以移位寄存器为主题构成的同步计数器.它的设计方法与同步计数器基本相同,不同的是它的状态受移位关系的约束,因此它的状态不能任意指定.
它的设计步骤是:
根据题意写出状态迁移关系；
根据迁移关系求出反馈函数；
根据前两步的结果运用器件，并画出逻辑电路图。

例1.用T454和辅以其它组件设计模6移位型计数器.
（1）任选六种状态，它们的状态迁移关系是：如图（1）

根据状态卡诺图，我们可的电路图为：如图（2）
（2）任选另外六种状态，它们的状态迁移关系是：如图（3）

根据状态卡诺图，我们可画出它的逻辑电路图为：如图（4）

§7、3序列信号发生器(页)
序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和计数型两种.
一:移位型序列信号发生器 1.移位型序列信号发生器的组成移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。由n位移位寄存器构成的序列信号发生器所产生的序列信号的长度为：*P=2ⁿ2.移位型序列信号发生器的设计(*我们通过例题来说明) 例1.**试设计一个00011101序列信号发生器首先确定移位寄存器的位数,并画出编码状态图,并找出迁移关系. P=8，因此只需要T454中的三位,按序列信号三位一组去划分(有八中状态),它的转换关系是:如图(1)
再作出T454的操作图:如图(2) 由图可见这个电路只进行左移操作,因此可以判定出S₀S₁的值. 根据移位寄存器每移位所移动的数码用四选一数据选择器实现S_L,它逻辑电路图为:如图(3)

通过这个例子我们发现移位型序列信号发生器设计与同步时序电路的设计相象.

§7、3序列信号发生器(第二页)

二:计数型序列信号发生器
1.计数型序列信号发生器组成与特点
计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器和组合电路构成的，序列的长度P就是计数器的模数。
2.计数型序列信号发生器的设计(通过例题来说明)

例1.设计1101000101序列信号发生器
由于序列长度已经知道P=10，所以先用T214设计一个模10的计数器，
再用八选一数据选择器实现序列输出，把计数器的输出端作为数据选择器的地址变量。
它的电路图为：如图（1）

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