纳米技术时代晶圆的设计与加工

摘要 纳米技术开始从衬底阶段启动。衬底选择将使衬底设计与器件结构之间的界线不复存在。

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　　90nm及未来技术节点的器件开发具有两个十分显著的技术设计特点。一个是注重高性能器件，另一个是靠系统芯片（SoC），包括低功率、移动射频等应用的推动。
　　高性能路线推动了的衬底与材料的技术创新，包括绝缘体上硅（SOI）衬底等。必须采用混合取向或应变硅的迁移率增强方法可以与SOI相结合以期达到提高定制复合衬底电子与空穴迁移率的目的。可用于提高性能的其它方法还包括超薄SOI、局部应变技术、以及为了降低热点对MOSFET性能造成的影响而使用的改善散热能力的方法等。

　　近期内，器件结构可能仍为平面，但那些勇于创新的集成电路制造商将会尝试三维结构，如finFET等，他们将放眼于32nm节点的器件结构。尽管部分耗尽（PD）SOI技术当前还在与迁移率增强方法一起使用，但估计一些公司将转向超薄、全耗尽（FD）SOI以期改善静电器件特性。每一种方法都有各自的技术优势，同时又都面临着各自的技术挑战。
　　虽然版本的国际半导体技术蓝图（ITRS）预测的技术代为三年一个周期，但那些创新精神的集成器件制造商（IDM）可能会将这一周期缩短至二年。衬底行业必须提前做出终的选择，并在投入生产之前准备大量的备选方案（）。

　　高阻抗SOI

　　那些致力于先进射频SoC研究的器件制造商可以利用高阻抗绝缘体上硅衬底和高电阻率加工晶圆。具有超薄隐埋氧化物(<50 nm)的SOI将有助于实现IC结构，在这些IC结构中，n区和p区都确定在加工衬底中，通过隐埋的氧化物即可产生反向偏置。就这些SOI CMOS解决方案而言，重要的考虑是它能否实现的功耗和长的电池寿命。充分利用介质隔离的作用即可开发出低备用和低工作功率的器件，而高电阻率（HR）衬底将极大地改善无源元件的性能，这些无源元件包括直接安放在硅芯片上的电感等。
　　与传统的双极方法相比，SOI可极大地降低射频模拟与数字逻辑元件之间的串扰，可以轻易地实现与无源元件的集成。高阻抗SOI衬底在与射频电路、压控振荡器（VCO）和低噪声放大器（LNA）等合成时还可进一步突出模拟/数字混合电路的这些优势，使它们在工作期间具有更高、更稳的性能以适应各种工艺的变化和扰动效应。
　　高阻抗绝缘体上硅标志着加工或基准晶圆成为一种高电阻率（HR）衬底(>1 kΩ-cm)的发展结果。SOI技术可提供完全的氧化物隔离，切断衬底注入噪声的直接通道。高电阻率衬底可降低电容耦合，进一步减小与衬底相关的各种射频损耗。与本体硅晶圆相比，闭锁效应就不再成为问题。
　　即使在较高频率下SOI也能获得很高的Q因子电感，因而就可省去本体晶圆制造中所用的图形接地屏蔽（PGS）。采用高电阻率 SOI获得的无源集成元件可以与在磷化铟(InP)衬底上获得的效果相媲美。
　　CMOS SOI已成为一种替代GaAs 和 BiCMOS技术的高性价比方案。此外，只有层转移技术才具备设计加工高电阻率 SOI- 高阻抗衬底的能力-它可以在不对IC制造工艺做重大改变的条件下降低噪声，从而使射频增益得到优化。

　　嵌入式存储器

　　如果控制得好，浮体效应即可用于存储体数据（浮体效应是由SOI体内产生的过量电荷引起的，它会改变沟道的电位）。
　　无电容单个晶体管DRAM单元就是利用SOI MOSFET中的浮体效应开发而成的一个新实例。SOI MOSFET体内产生的过量正负电荷可用于存储数据态。在n沟器件中，如果正电荷过多就会引起电流驱动提高，定义为“1”态。若将体内的正电荷消除就会降低沟道电流，定义为“0”态。浮体单元（FBC）极具工业应用潜力，如所示。采用引脚小至4 F²（其中的F为的特征尺寸）的标准SOI工艺可以实现十分密集的嵌入式存储区。

　　因为在目前的微处理器中，嵌入式存储器所占的比例超过70％，因此浮体单元嵌入式存储器可大幅度减小总的芯片面积－大幅度地降低芯片的制造成本－或者可以说在芯片面积保持不变的情况下它能显著增加存储器的数量。

　　混合取向SOI

　　众所周知，(110)衬底上的空穴迁移率大约是(100)衬底上的两倍。在混合取向的复合型SOI中，制造复合衬底时分别将(110)和(100)晶体取向区作为p沟和n沟。衬底制作采用了将(110)硅层转移到（100）加工晶圆上的方法（）。在（110）上生长（100）膜是混合衬底的另一个变化。

　　对于在（110）面上制作的40nm长pMOSFET而言，可以获得电流驱动提高45％的结果；然而，（110）面上的nMOSFET则会降低35％。为了攻克这一难题，我们采用通过隐埋氧化物一直到（100）加工衬底的方法在衬底上刻蚀了与n沟区相对应的窗口。形成隔离层之后再进行选择外延硅生长。为了将有源区域中的缺陷去除掉必须进行较强的附晶生长，这样就在衬底面的上方形成小面。采用终的化学机械抛光（CMP）工艺对其表面结构进行平面化处理，就获得了嵌在同一表面上的具有（110）和（100）区的复合晶圆。

　使顶部（100）硅膜相对于（100）衬底旋转45^。可以获得PMOS迁移率增强衬底，这是一种较为简便的方法，尽管效果稍差一些。对标准的（100）硅衬底而言，凹槽或平面沿<110>方向排列，以便能使电流沿着<110>方向流动。将转移的（100）层旋转45^。，晶体管就会与<110>方向对齐。没有看到对nMOSFET产生任何影响；对p沟而言，大宽度、长沟道器件的迁移率可以提高16％。对窄pFET器件而言，它的迁移率可以提高67％。造成这一结果的原因是，CMOS工艺引起的沿<110>取向的单轴应力对空穴迁移率造成的影响不像沿<110>取向上那么大。
　　应变SOI

　　在应变SOI中，为了提高电子迁移率要用双轴应变硅膜做为顶部的SOI层。应变硅器件已经成为一种强有力的技术，有效地提高了载流子的迁移率和电流驱动。单轴局部应变目前已成为一种相当成熟的技术。
我们的研究重点是双轴晶圆级抗拉应变。双轴抗拉应变可消除平面内与垂直谷之间的导带退化。这样由于降低了平面内的电子有效质量从而使谷间散射减少，子带分裂提高，并使载流子的迁移率增强。如果应变水平特别高的话，重的和轻的空穴简并都可消除，且空穴也可获得相类似的结果。
　　起初，IC工业评价的衬底共有两种类型：直接在绝缘体上生长的应变硅（sSOI）以及在绝缘体上的弛豫硅锗（sGOI）上生长的应变硅。然而，由于sSOI具有应变硅的各种优点，且没有含锗衬底所面临的各种缺陷与工艺极限而越来越受关注。就全耗尽器件结构而言，典型应变硅膜的厚度为10-20 nm，如果与现有的部分耗尽设计完全兼容，可以将这一厚度提高至70 nm。典型的应力值为1.5 GPa ± 20 Mpa，变化为1s。
　　N沟和p沟器件终迁移率的提高与电流驱动的增加值取决于用于产生应变的SiGe模板的含锗量。应变对（110）SiGe表面造成的影响也导致空穴迁移率有显著提高。对于在全弛豫SiGe (20% 锗)模板上生长的应变硅膜而言，可获得～1.5 Gpa的双轴应力水平（）。这会导致nMOSFET的迁移率提高～80%，使电流驱动有提高40％的潜力。如果将锗的浓度提高至40％，也可使p沟器件的迁移率获得同等程度的提高。

　　对晶体管和栅氧化物可靠性的研究证实，对SOI控制样品取得了相当可观的结果，表明下方的SiGe膜不会造成不利的影响，CMOS工艺处理期间锗的上扩散（）。

　　已就超薄体sSOI用于短沟道器件制作的情况对sSOI的可等比变化能力进行了研究。不久前报道了40-50 nm厚sSOI对部分耗尽 MOSFET的影响。报道中指出，栅氧化物漏泄降低了30％，SRAM记录余量提高了60％。然而对长沟道而言，获得的电流增强为50％，150 nm沟道的Ion增加量会降低至25%，40 nm长器件则会变得更小。这就是在短沟道范围内起主导作用的源和漏（S/D）串联电阻造成的结果。S/D串联电阻是集成器件制造商（IDM）正在着手研究的一个问题。随着S/D形成工艺的不断改善，寄生串联电阻应该会有所降低，从而使应变增强迁移率以及短沟道Ion得到恢复。
　　该项研究的一个重要成果就是，研究表明即使是厚度十分关键，如果对操作工艺给与适当的重视，在布图和器件制作之后应变硅膜也不会产生弛豫。根据阈值电压的漂移(ΔVt)可以对有源区内的应变进行电监控，阈值电压漂移是由于应变硅膜的带隙较小造成的。这充分反映出sSOI具有应用于亚65nm技术代的潜力。
　　外延与层转移相结合的方法为设计能带结构创造了多种可能的途径，可以超越当前的sSOI，极大地提高迁移率。双沟道是用外延设计加工能带结构的一个实例。与SOI 或sGOI衬底相比，即使是在较高的载流子密度下，这种混合方法也可以将空穴迁移率提高至原来2～3倍。

　　绝缘体上锗GOI

　　绝缘体上锗(GOI)是衬底工程领域的一项开发成果。它对高性能CMOS IC、以及光电探测器和太阳能电池都具有十分重要的意义。锗施主晶圆可以是在硅衬底或在锗本体晶圆上外延生长而成的锗层。锗本体晶圆要比硅重，且易碎。GOI有助于克服这些问题，并使锗MOSFET技术与硅处理设备相兼容。
　　应用于锗施主的外延方法可以轻易地将其等比变化至300mm，但晶体缺陷可能会很高。对锗表面进行处理是一项十分艰巨的任务，因为典型的硅清洗溶液会对锗表面造成腐蚀，使表面变得粗糙。尽管已证实可用硅加工设备对GOI进行处理，且0.15 祄器件已经制作成功，但MOSFET的 Ion/Ioff比值却十分不理想，而且迁移率值也需要进一步改善。锗表面上的MOSFET质量是一个问题。GOI技术必须解决由于锗较窄的带隙(0.66 eV)对结的漏泄和带-带调谐带来的影响。

　　超薄隐埋氧化物SOI

　　隐埋氧化物(BOX)的热导率约比硅低100倍之多。因此，SOI中的局部自加热就成为大部分时间用于开态器件或高占空比电路的一个重要考虑。对硅膜的厚度进行等比变化会降低热导率和提高热阻，对薄硅和厚BOX来说这是糟的情况。
　　一种简便的对策就是对BOX的厚度进行等比缩小。如果将BOX的厚度从150nm降至20nm即可使导热性能提高至原来的三倍。当然一定要在提高寄生电容和降低总体器件性能之间做出权衡。另一种方法是将高热导率材料用作隐埋介质。还有几种选择，但氮化硅似乎是受关注的一种。它是一种工业化程度较成熟的材料，其热导率要比SiO₂高一个数量级，是性能良好的一种绝缘体。目前已证实，氮化物/氧化物复合隐埋介质是提高衬底热导率的一种有效方法。