Diva 的用法

一．DRC 的说明
编辑好的验证文件都存在..\export\home\wmy\myLib\ 下， 文件名分别是
paDRC.rul、paEXT.rul、paLVS.rul。有了这三个文件就可以进行版图验证了。下面
将以一个非门为例子来进行说明。
在编辑版图文件的同时就可以进行DRC检查。在virtuoso版图编辑环境中。单击Verify
菜单，上面提到的DIVA工具都集成在这个菜单下。先介绍设计规则检查DRC，单击个子
菜单DRC就会弹出DRC的对话框。如下：

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Checking Method 指的是要检查的版图的类型。
Flat 表示检查版图中所有的图形，对子版图块不检查。（与电路图中类似，上层电路由模块组成，而模块由小电路构成。有些复杂的版图也是如此）Hierarchical 利用层次之间的结构关系和模式识别优化，检查电路中每个单元块内部是否正确。
hier w/o optimization 利用层次之间的结构关系而不用模式识别优化，来检查电路中每个单元块。
Checking Limit 可以选择检查哪一部分的版图Full 表示查整个版图Incremental 查自从上DRC 检查以来，改变的版图。
by area 是指在指定区域进行DRC 检查。一般版图较大时，可以分块检查。
如果选择这种方式后，Coordinate 这个输入框就变为可输入。可以在这个框内输入坐标，用矩形的左下角和右上角的坐标来表示。格式为：12599:98991 115682:194485或者先单击Sel by Cursor,然后用鼠标在版图上选中一个矩形，这个输入框也会出现相应的坐标。如果不出现可以多选几次。
Switch Names在DRC文件中，我们设置的switch在这里都会出现。这个选项可以方便我们对版图文件进行分类检查。这在大规模的电路检查中非常重要。
Run-Specific Command File
Inclusion Limit
上面的两项并不是必需的，可以根据默认设定。
Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件。
Rules File 指明DRC规则文件的名称，默认为paDRC.rul
Rules Library 这里选定规则文件在哪个库里。
Machine 指明在哪台机器上运行DRC命令。
local 表示在本机上运行。对于我们来说，是在本机运行的，选local。
remote 表示在远程机器上运行。
Remote Machine Name 远程机器的名字。
在填好规则文件的库和文件名后，根据实际情况填好Checking Method 和CheckingLimit就可以单击OK运行。这时可以在CIW窗口看到运行的信息，同时在版图上也会出现发亮的区域（如果有错误）。
错误在版图文件中可以看到，另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示个错误。这个窗口较简单，大家看一下，再试几次就可以了。
同样，可以选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。
Virtuoso版图编辑环境下的菜单见-4-2。

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–4-2Virtuoso 菜单

二．版图提取（Extractor）说明
为了进行版图提取，还要给版图文件标上端口，这是LVS的一个比较的开始点。在LSW窗口中，选中metal1（pn）层，（pn）指得是引脚（pin）；然后在Virtuoso环境菜单中选择Create-Pin，这时会出来一个窗口。如下：

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-2-3 创建版图端口窗口

填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示。
填好可以直接在版图中画上端口，往往有好几个端口，可以都画好在单击Hide。 这些端口仅表示连接关系，并不生成加工用的掩模板，只要求与实际版图上铝线接触即可，也没有规则可言。

版图的完成后，就可以提取了，在版图编辑环境下选择Verify –extractor 。弹出菜单如下：

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-2-4Extractor 窗口

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-2-5 提取出的文件填好提取文件库和文件名后，单击OK就可以了。然后打开Library Manager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。-2-5就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，
可以选择Verify-probe菜单，在弹出窗口中选择查看连接关系。
版图的准备工作基本上就完成了，接下来是线路图的准备工作。线路图的准备工作相对较简单，有几个要注意的地方：首先，在库的选用上，要用Sample库中的元件；其次，线路图的端口名称要与版图中的端口名称一致；，在线路编辑完成后要进行检查，可以直
接单击左边个快捷键，也可以选择菜单Check--Current Cellview。
在版图和线路图的准备工作完成后就可以进行LVS了。

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-2-6 LVS
参照-2-6的弹出菜单，填好规则文件的库和文件名，要进行LVS的两个网表。（其实在LVS中比较的是两个网表，一个是schematic中，另一个是extracted，所以两个schematic文件也可以比较，只是一般没这个必要）设置完以后单击RUN，片刻后就回弹出一个窗口表
示LVS完成或者失败。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。
当然，LVS完成并不是说LVS通过了，可能会有很多地方不匹配。这时要查看错误可以在LVS窗口中单击Error Display。即可在Extracted和Schematic 中查看错误。