在符合USB 2.0标准的系统中引进物理层

　摘要
　　鉴于USB (通用串行总线) ASIC控制器的线宽不断变小，迫使物理层从控制器中分离出来，令到许多系统设计人员认识到物理层独立的重要性。由于业界所需的分立物理层器件能与在较低VCC下工作的USB控制器接口，系统设计人员必须在符合USB 2.0标准的系统中正确地引进物理层。
　　本文讨论利用分立收发器在符合USB 2.0标准的系统中实现物理层所需考虑的系统级设计因素，并概括使用这种方法的优点。与此同时，本文特别讨论如何做到完全符合USB 2.0规范要求，重点在于正确的信号端接及数据流上行-下行配置需求。探讨在低电压控制器和较高电压物理层器件之间需要进行电压转换时所出现的一些难题，以及如何解决这些难题。
　　关于独立物理层的争论
　　由于USB已在个人计算机连接方面处于领导地位，因此也会很快地主导其它便携电子设备。许多USB控制器采用0.18μm或更小线宽的ASIC技术安装。尽管这些小线宽技术能够实现尺寸较小的低功耗芯片、延长电池寿命，并使得便携式设备的外形尺寸越来越小，但较小线宽却会影响设备的电流处理能力和ESD性能。对于系统设计人员来说，外形因数和功耗一直而且继续是非常重要的考虑因素，尤其是开发依靠电池供电的新一代PDA、移动电话和数字相机时。随着系统设计人员使用线宽越来越小的ASIC技术来缩减板卡空间，他们意识到尺寸、成本和功耗的减少需要付出代价。首先是ESD性能的降低。许多设计人员发现由于控制器的线宽较小，必须采用外部收发器件来达到所需的ESD保护性能水平。将物理层与控制器分开可以大幅提高外部引脚的ESD保护性能。这些引脚会经受很多的ESD冲击，因为USB标准要求设备具有热插拔能力。例如，USB1T1102的D+、D- 引脚具有12kV的ESD保护功能，可在大多数ESD环境下提供优良的保护性能。
　　降低功耗所需付出的第二个代价是采用ASIC的控制器不能满足USB 2.0规范的电压要求。第三个与集成有关的代价是ASIC复杂度增加和设计时间延长。这主要是因为模拟和数字设计集成在一块芯片上会引起混合信号的问题。一个代价是在板卡布局方面，因为物理层必须靠近边缘，所以限制了ASIC芯片的贴装位置。基于种种原因，许多系统设计人员已经不再将物理层集成在ASIC USB控制器上，并且证实利用ASIC USB控制器与独立的物理层接口，可以实现两全其美的方案 - 低成本、低功耗控制器和USB2.0标准信号条件下的高ESD性能，全部在针对便携式设备别具成本效益的小外形中进行。
　　USB 2.0是什么？
　　在详细讨论如何实现符合USB 2.0标准的物理层之前，必需对"符合USB 2.0标准"有一致的了解。首先，让我们回顾USB标准的发展历程。在USB 2.0发布之前的标准是USB 1.1。USB 1.1标准提前推出了高速USB (480 Mbps) 规范，但仅实施了全速 (12 Mbps) 和低速 (1.5 Mbps) 运作。USB 2.0规范针对用于视频流等高带宽应用的高速器件而设。USB 2.0推出后，许多人都认为USB 2.0标准器件一定能高速传输数据；但这理解并不正确。符合USB 2.0标准是指收发器必须满足USB 2.0规范的所有要求，无论是应用于低速、全速或高速设备。对于收发器而言，规范针对了某些技术指标而给出不同的要求，视乎器件是否具有全速(12 Mbps) 或高速 (480 Mbps) 能力而定。例如，这正是许多全速收发器 (如USB1T20和USB1T1102) 及未来产品 (如USB1T1104 和 USB1T1105) 仍可提升至USB 2.0标准原因。这些器件与当今大多数PC所具备的高速端口上行兼容。目前，全速收发器仍是的物理层实施。因此在以下讨论中，USB 2.0主要是指全速器件适用的标准。
　　实施
　　USB 2.0标准区分全速和高速的指标之一是传输线的串联端接。例如在USB 2.0标准系统中使用全速 (12 Mbps) 缓冲时，必须在收发器外部的D+、D- 引脚上串接电阻，这是为了正确匹配特定传输线的阻抗 (该传输线的特征阻抗ZO为90Ω，单端阻抗为45Ω)。为了匹配这个负载，全速收发器的输出阻抗必须在28Ω 到 44Ω之间。为了正确地匹配传输线的阻抗，输出驱动电路的特征曲线必须处于和所示的灰色阴影区域内。这两个直接引自USB 2.0规范标准。
　　
　　由于信号引脚的特征输出阻抗实际上比正确匹配负载所需的总体阻抗小很多，所以必须在这些引脚上串接电阻。许多收发器供应商建议串接电阻阻抗为33Ω。而实际上，上拉电阻阻值只要能保证传输线一侧测出的总阻抗在28-44Ω范围内就可以。

　　串联端接电阻的不同是由于设备输出驱动电路阻抗特征曲线的差异，这是收发器供应商所选择的工艺和设计技术不同而引起的。例如，USB1T11A的外部串接电阻应为24Ω，才能使其等效输出阻抗处于该变化范围内，而USB1T1102则需要33Ω。特征曲线保持在所示的灰色区域内，就可保证接收端收发器所要求的VIH电平得以满足，并获得清晰的眼图 (eye diagram)。

　　在了解正确端接与传输线相对的信号线方法后，还需要知道如何根据收发器在其系统位置作出适当配置。首先，必须确定设备对于主机是处于上行还是下行位置。简言之，主机侧的收发器为下行位设备，而外设侧则为上行位设备。简单的判断方法是看看收发器是向相对于主机哪个方向传送数据。如果收发器在主机侧，它会将数据向下带离主机，如果收发器在外设侧，它就会向上将数据送回主机。如果收发器在主机侧，必须在D+、D- 引脚串接15kΩ ± 5% 的下拉电阻，这要求同时适用于低速、全速和高速传输。如果无集线器或外设接入，这些下拉电阻会将D+ 和D- 引脚的电平拉低。如果D+ 和 D- 的电平都低于VOL (max)，控制ASIC 芯片监测的主机侧收发器将发出SE0状态信号，通知主机无外设接入，因此不能进行数据传输。
　　在上行位的收发器有两种不同配置，一个用于低速传输，一个用于全速或高速传输。当配置全速数据传输时，1.5kΩ ± 5%的上拉电阻会在D+ 线和3.3V之间进行连接。如果收发器有提供3.3V上拉电压，使用这个电压。例如，USB1T1102、USB1T1104 和USB1T1105都有内部调压器，在正常模式下工作时给VPU引脚提供3.3V电压。一些供应商如飞兆半导体还提供这些部件的"R"型款，包括在收发器内带有1.5kΩ的上拉电阻，免除了外接电阻的需要 (本文稍后将详细介绍正常模式的配置)。假如使用USB电缆将外设连接到主机上，主机侧控制器会检测到有外设接入，这是由1.5kΩ上拉电阻实现的，它将抵消主机侧的15kΩ下拉电阻作用，发出一个"Differential 1"状态信号。该状态信号会告知主机准备进行全速或高速传输。"Differential 1" 状态定义为当D+ 高于VOH (min)，而D-小于VOL (max)。
　　当进行低速数据传输配置时，外设需要设定为发出"Differential 0" 状态信号。在此情况下，"Differential 0" 状态定义为当D+ 小于VOL (max)，D- 大于VOH (min)。这是通过在D- 线和3.3V之间接上1.5kΩ ± 5% 上拉电阻来实现的。同样地，许多收发器也因此提供上拉电压。使用此配置时，外设一旦连接到主机上，1.5kΩ上拉电阻便会抵消15kΩ下拉电阻的反偏作用，然后发出"Differential 0"的信号，告知主机预备进行低速传输。

　　除了通过端接D+ 和 D- 数据线来发送所需采用的数据传输速度信号外，系统工程师必须根据系统的供电情况正确配置物理层。物理层一般有三种供电配置方式：主端口供电、总线供电和独立供电。所示为主端口供电方式配置，特点是主机和集线器使用相同的电源。
　　
　　在这三个中，外设侧的USB收发器需要通过VBUS或外设电源供电。通常，设计人员在面对讲究功耗的超便携设备时，会选择种方式供电，并利用VBUS供电以延长设备的电池寿命。由于物理层存在多种供电配置方式，而来自不同渠道的各式电源的电压水平通常有异，收发器必须能够适应所选择的供电方式。USB 2.0规格要求D+、D- 线上的信号电压在0 到 3.3V之间，但主机提供的VCC及其后的VBUS都是5V。基于这个原因，较新的USB收发器都具有内置调压器，将5V VBUS转换成3.3V供应数据传输使用。上行和下行数据收发器也是一样。为配合这个需要，收发器可适应5V或 3.3V电源。举例说，USB1T1102及即将推出的USB1T1104 和 USB1T1105均具有VCC 和VREG引脚。当采用来自主机VBUS或集线器的5V电源时，VREG是透过收发器输出的3.3V电压供电，而以这种方式在5V电压下运行时称为"正常模式"。物理层的第二个选择为"旁路模式"。这种供电方式只需为收发器提供3.3V电源 (许多手持式外设都于这个电压范围工作，能够直接为收发器供电)，然后，VREG 和 VCC将连接起来并连接到3.3V电源。由于调压器在这配置模式中有效关眨虼吮怀莆?旁路模式"。
　　当引进USB物理层时必需考虑的一个因素，是如何处理较高电压物理层器件与较低电压USB控制器之间的接口。如先前所说，大多数USB控制器不再是独立的设备，甚至不是收发器的一部分，而是集成在小线宽的ASIC芯片中。这类ASIC芯片的工作电压大多很低 (1.8V左右)，与物理层通信时往往会产生潜在问题。如果我们打算传回一个3.3V电位的控制信号到1.8V的ASIC芯片，轻则将缩短芯片的寿命，重则会导致反向击穿，引发大电流消耗和器件故障。为了解决这个问题，物理层器件的控制输出和数据I/O引脚可调节到USB控制器所需的电压水平。为了实现这种调节，控制器和系统设计人员可通过在输入控制引脚中施加适当的干线电压来调节收发器输出。在飞兆半导体提供的物理层器件中，该引脚被标为VCCIO。
　　总括来说，本文讨论了物理层继续成为有价值的分立器件的几个原因，以及在符合USB 2.0标准系统中正确引进物理层时所需考虑的要点。因为了解和正视这些因素是成功配置系统设计的关键。