Verilog HDL行为建模具体实例

7.4 行为建模具体实例
以上面的频率计数器为例，其中的 HEX2LED 和 CNT_4b 模块采用行为建模。
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CNT_4b 模块对应的文件 CNT_4b.v 的内容如下：

module CNT_4b (CLK, ENABLE, RESET, FULL, Q);
input CLK;
input ENABLE;
input RESET;
output FULL;
output [3:0] Q;

wire CLK;
wire ENABLE;
wire RESET;
wire FULL;
wire [3:0] Q;

// add your declarations here
reg [3:0] Qint;

always @(posedge RESET or posedge CLK)
begin
if (RESET)

Qint = 4'b0000;
else if (ENABLE)
begin

if (Qint == 9)
Qint = 4'b0000;
else
Qint = Qint + 4'b1;

end
end
assign Q = Qint;
assign FULL = (Qint == 9) ? 1'b1 : 1'b0;

endmodule
该模块实现一个模10 的计数器。

HEX2LED 模块对应的文件HEX2LED.v 的内容为：
module HEX2LED (HEX, LED);

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input [3:0] HEX;

output [6:0] LED;

wire [3:0] HEX;

reg [6:0] LED;

// add your declarations here
always @(HEX)
begin

case (HEX)
4'b0001 : LED = 7'b1111001; // 1
4'b0010 : LED = 7'b0100100; // 2
4'b0011 : LED = 7'b0110000; // 3
4'b0100 : LED = 7'b0011001; // 4
4'b0101 : LED = 7'b0010010; // 5
4'b0110 : LED = 7'b0000010; // 6
4'b0111 : LED = 7'b1111000; // 7
4'b1000 : LED = 7'b0000000; // 8
4'b1001 : LED = 7'b0010000; // 9
4'b1010 : LED = 7'b0001000; // A
4'b1011 : LED = 7'b0000011; // B
4'b1100 : LED = 7'b1000110; // C
4'b1101 : LED = 7'b0100001; // D
4'b1110 : LED = 7'b0000110; // E
4'b1111 : LED = 7'b0001110; // F
default :LED = 7'b1000000; // 0

endcase
end

endmodule

该模块实现模10 计数器的值到 7段码的译码。

至此，整个频率计数器的系统设计由4个模块（4个文件）我们已设计完毕。这就是HDL 的自
顶向下的设计方式和HDL的多种建模方式的应用。

  来源:零八我的爱