Verilog HDL逻辑运算符

逻辑运算符有：
&& (逻辑与)
(逻辑或)
！(逻辑非)
用法为：（表达式1） 逻辑运算符（表达式2） ....
这些运算符在逻辑值0（假）或1（真）上操作。逻辑运算的结果为0 或1 。例如, 假定：
Crd = 'b0; //0 为假
Dgs = 'b1; //1 为真
那么：
Crd && Dgs 结果为0 (假)
Crd Dgs 结果为1 (真)
！D g s 结果为0 (假)
逻辑与（&&)的真值表如下：
表1 逻辑与真值表

2004-08-16 第23页，共41页
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&& 0（假）1（真）X/Z（不定）
0(假）0 0 x
1（真）0 1 x
X/Z（不定）x x x

逻辑或的真值表如下：

表2 逻辑或真值表

0（假）1（真）x/z（不定）
0 0 1 x
1 1 1 1
x/z （不定）x 1 x

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