FPGA设计流程

Altera的Quartus^® II 是业内的FPGA设计软件，具有的开发环境，实现无与伦比的性能表现，而且效率高，易于使用。详细的FPGA设计流程信息可以参考以下的网页：

• Quartus II 在线演示
• Quartus II 使用手册简介 (PDF)
• Quartus II 手册
• EDA合作伙伴设计流程支持

Quartus II 软件在设计流程方法、系统设计、时序逼近方法、系统内验证技术以及第三方EDA支持等方面都具有其独特的优势。下面是Quartus II软件FPGA设计流程功能的优势所在。是一些Quartus II软件FPGA设计流程选项的实例。有些步骤可能与所示顺序不同。

. FPGA设计流程

注释:

1. RTL = register transfer level（寄存器传送级）

设计流程方法

Quartus II软件功能强大，易于使用的设计流程如下所示：

预先I/O分配和确认：Quartus II软件采用了预先I/O分配和确认（pdf）技术（甚至在设计模块之前），提高了设计效率，缩短了产品上市的时间，并且非常易于使用。这样在设计的早期阶段，就可以进行印刷电路板（PCB）布局。

Quartus II 集成综合以及对第三方综合的支持：Quartus II软件包括了全面的集成综合方案 (PDF)，以及对来自Mentor Graphics、Synopsys和Synplicity的主要第三方综合软件的集成。

LogicLock基于模块的设计：Quartus II软件采用LogicLock™ 基于模块的设计流程缩短并简化了设计和验证过程，该流程是构建和集成模块化系统简单灵活的方法。LogicLock方法非常适合进行团队设计。

存储器编译器：Quartus II软件用户可以从容易使用的图形用户界面下选择并配置存储器或者从VHDL或Verilog源代码中直接得出存储器。存储器编译器动态生成基于用户参数的存储器结构运行的波形显示，支持“假设”分析。

脚本支持：Quartus II软件同时支持基于GUI和基于脚本的设计技术。Quartus II软件是个来自可编程逻辑器件（PLD）供应商的FPGA和结构化ASIC规划工具，它支持业内标准的工具命令语言（Tcl）脚本界面(PDF)。

系统设计技术

Altera的Quartus II软件是个支持基于知识产权（IP）系统设计的软件，它包括完整、自动的系统定义和实施，不需要底层的硬件描述语言（HDL）或原理图。设计人员可以利用这种特性在几分钟内将他们的构想变成正常运行的系统。Quartus II包括下面列出的系统设计工具：

SOPC Builder:该系统开发工具自动加入参数化并连接IP核，如嵌入式处理器、协处理器、外设存储器和用户定义的逻辑，无需底层的HDL或原理图。

DSP Builder: The DSP Builder 工具在友好算法开发环境中，帮助设计人员生成DSP设计的硬件表征，缩短了数字信号处理（DSP）设计周期。

现成的IP核： Altera和Altera Megafunction合作伙伴计划(AMPP^SM)的流行Nios^® II嵌入式处理器和参数化IP模块经过了严格的测试和优化，实现Altera^®器件的性能构架。

时序逼近方法

Quartus II 软件采用了业内的时序逼近方法，使设计人员能够快速实现设计的时序要求。Altera是个开发并实现了全套时序逼近方法的可编程逻辑供应商，该方法集成在其现有工具包中，无需额外费用。

物理综合：FPGA业内的集成物理综合技术 (PDF)，无需用户干预，即可提高设计性能。

设计空间管理器脚本：设计空间管理器方法 (PDF) 组合Quartus II软件设置，自动寻找性能架构，从而提高了性能表现，节省了工程时间。它还支持多个计算机采用不同优化设置而同时运行编译的分布式工作环境。

时序逼近平面布置编辑器：时序逼近平面布置编辑器方法 (PDF) 提高了平面布置中时序数据的分析能力。

芯片编辑器：芯片编辑器使得小的、后期布局布线设计更改在几分钟内完成，缩短了验证的时间（而同时支持时序逼近）。

寄存器传送级(RTL)和工艺映射查看器：RTL查看器 (PDF) 在进一步的仿真、综合和布局布线之前，提供能够用于分析设计结构的设计原理图。这样，在Quartus II中，可以在全面的综合和布局布线之后，查看设计规划映射到Altera器件基元的逻辑图表征以及详细的时序信息。

验证方案

Quartus II不仅集成了主要的第三方EDA验证工具和方法，还提供以下功能：

多时钟时序分析能力：多时钟时序分析 (PDF)能力允许用户决定设计中的速率关键和性能受限路径，从而优化关键的时序路径。

PowerPlay功率分析和优化技术：采用PowerPlay技术，从设计的概念产生到实施阶段，用户可以准确的分析、优化动态和静态的功耗。

芯片编辑器：芯片编辑器在几分钟内，实现系统内的渐进式设计更改。

系统内验证工具包

SignalProbe™ 布线：信号探测功能 (PDF) 对没有使用或保留的引脚逐渐布置内部节点，并采用外部示波器或者逻辑分析器进行分析。

SignalTap^® II 嵌入式逻辑分析仪：Signal Tap II 逻辑分析仪支持多的通道，快的时钟速率和的抽样深度。在FPGA嵌入式逻辑分析仪中，它还具有的触发能力。

系统内存储器和常量升级：工程师现在采用系统内存储器和常量升级 (PDF)，可以在几秒钟之内轻松实现“假设”型试验。Quartus II软件无需重新编译设计或者重新配置FPGA余段，就可以实现FPGA存储器内容和设计常量在系统内升级。

第三方EDA支持

Altera及其EDA合作伙伴一起实现了Quartus II软件和第三方EDA软件在综合、功能和时序仿真、静态时序分析、板级仿真、信号完整性分析、形式验证上的无缝集成。