具有“良品率意识”的IC实现流程瞄准65nm设计

Cadence公司的SoC Encounter GXL是可以在设计流程的不同阶段提供良品率分析和优化的工具。它能提供多模式和多角度的时序分析，并且终可实现完整的统计时序分析，此外还具有时钟网格综合功能。

Cadence设计系统公司承认,大批设计师不会购买其高端Encounter GXL系列工具，这种具有“良品率意识”的IC实现流程主要瞄准65nm及以下的设计。但是一小部分超大型设计加在一起也可以产生一笔不菲的收入。

Cadence前不久推出具有“良品率和变量意识”的物理设计套件SoC Encounter GXL、RTL综合工具的增强版RTL Compiler GXL、以及在Conformal等效检查器的基础上增加新功能的Conformal Low Power GXL。

“我们将目光瞄准金字塔的点，也就是前沿的技术。”Cadence公司的行销副总裁Eric Filseth说，“可能这些只针对少数设计，但是它们的发展会越来越广且速度会越来越快。”

GXL是Cadence公司去年9月份宣布的三阶架构战略的一部分。三阶战略是：Encounter L系列工具，满足150nm及以上节点的低复杂性设计；XL系列工具，面向130nm及以下节点的较复杂设计；GXL系列工具，瞄准65nm及以下节点的前沿设计。Filseth指出，多数大型用户可能会使用许多L和XL系列工具，而仅使用少量的GXL系列工具。

但是考虑到，近期大型EDA供应商和类似新创企业纷纷发布针对良品率设计和制造性设计的产品，Cadence也面临着巨大的竞争压力。“与传统方法相比，我认为我们的工具可以在设计周期中更早地拦截问题。”Filseth表示，“用户希望能在整个设计流程中都可以进行良品率的分析和优化。”

SoC Encounter GXL正是可以在设计流程的不同阶段都提供良品率分析和优化的工具。它能提供多模式和多角度的时序分析，并且终可实现完整的统计时序分析。此外，它还具有Cadence公司声称的业界首次推出的时钟网格综合功能。

SoC Encounter GXL的全芯片良品率分析功能可以评估单元、走线和过孔故障。它可以在布局和布线之前的原型阶段完成整个芯片的折衷分析。Encounter GXL物理综合中的“良品率意识”功能用来实现良品率优化，它将良品率视为“成本”，并与时序和功耗一同加以优化。

SoC Encounter GXL还能在布线过程中进行良品率优化。Filseth表示，它不会在布线的时候进行全面的时序分析，但它具有时延、可用空间和走线间距的“概念”。所以，SoC Encounter GXL可以在布线期间处理冗余过孔插入和布线扩展，而不是将这些作为后处理步骤。

尽管如此，Filseth却表示金属填充仍会在后处理过程中完成，而且布线器不会运行光刻仿真，虽然SoC Encounter GXL的架构支持在以后增添该功能。

“reportYield”指令可以根据关键面积和单元良品率等因素，评估全芯片和模块级缺陷的良品率损失。它可以针对特定的单元、过孔和布线配置期望的良品率损失。虽然评估互连良品率损失要求先进行布线，但是它却能够在布线之前对单元良品率的损失进行估计。

任何IC实现系统的根本要素都是静态时序，Cadence公司计划在这方面进行几个关键性的改进。目前，GXL支持时序分析和多模式优化，例如睡眠和等待模式，以及不同的电压岛。Filseth透露，在2006年上半年，Cadence公司将增加对多种“死角问题”的并行优化。

Cadence将在2006年下半年推出完整的统计时序分析功能，Filseth说。虽然包括IBM和Extreme DA在内的供应商在这方面走在了Cadence的前面，但是Filseth却表示，他怀疑单独的统计时序分析工具是否会有市场。他强调，必需的统计模型目前还未面世。

然而，Cadence推出了据称是商用化的时钟网格综合工具。作为传统时钟树的替代产品，时钟网格可以并行放置多个器件和时钟线。它能创建一种变量容忍、低斜率的架构。时钟网格可以为整个设计减少一半的片上变量，Filseth指出。

虽然时钟网格可能会消耗更多的面积和功率，但是Filseth认为，对一个“设计很好”的时钟网格而言，这些牺牲都会是很小的。虽然时钟网格在传统上要求进行手工设计和Spice仿真，但是他表示，借助Cadence公司的自动时钟网格综合工具，这种要求不复存在。

GXL中拥有的“良品率和变量意识”能力确实要求代工厂提供额外信息，这些信息包括针对良品率表征过的单元库。Filseth透露，Cadence正在同数家有权使用此类数据的集成器件制造商(IDM)进行合作。无晶圆厂客户必须寻求拥有此类数据的库供应商，或者要求代工厂公开这些数据，他指出。

同时，GXL系列工具为Cadence的RTL Compiler综合产品带来了很多增强功能，包括物理版图估计(PLE)、自动化再定时、自顶向下的低功率分割、多操作模式的并行综合以及用于多CPU运行的超线程操作。

在上述功能中，显著的是PLE，Cadence的行销副总裁Steve Carlson指出。PLE承诺可以去除传统综合过程中使用的线载模型，代之以在RTL转换成门级网表之前的更的互连模型。在使用PLE时，设计师需要读取LEF版图格式信息，从而让工具正确使用物理互连模型而不是统计线载模型。该过程不是物理综合，因为RTL Compiler不进行布局，但是Carlson却指出，10个例子中有9个都取得了良好的布局和布线结果，。

再定时，这个曾经在极高性能的设计中才得以使用的技术也被集成进了RTL Compiler的全局优化过程中。自顶向下的多电压供电功能可以针对多电压域优化设计。

超线程能让用户将综合任务划分到单个工作站或网络中的多个CPU上。CPU的数量虽然没有限制，但是Carlson表示，迄今为止超过6个CPU后性能就不会发生太明显的变化。

Conformal Low-Power GXL可以在晶体管级进行验证，而XL版本只能停留在单元级。因此GXL可以发现原本没有发现的到晶体管的路径。这些路径被称为“秘密路径”，可能会消耗更多的功率，并极可能产生逻辑错误。

GXL产品现在已经交付使用。据Filseth透露，Cadence今后还会在GXL版本中增加提取和电压优化工具。

作者: 葛立伟