用FLEX10K器件设计的恒虚警电路

用FLEX10K器件设计的恒虚警电路

青岛92323部队102分队 章红明 徐国平

1引言

恒虚警率（CFAR）处理是雷达信号处理的重要组成部分。当雷达机内噪声或外界干扰（如地物、雨雪、海浪等杂波干扰）强度变化时，恒虚警率处理能保持信号检测时的虚警概率恒定不变，保证数据处理机不会因虚警太多而饱和。邻近距离单元平均恒虚警电路是一种快门限恒虚警电路，能对幅度的概率密度中以瑞利分布的杂波干扰起到恒虚警作用，因而适用于低分辨率脉冲雷达中雨雪、海浪等杂波干扰的恒虚警处理。对数平均且选大恒虚警电路是邻近距离单元平均恒虚警电路的一种改进型，其电路结构如图1所示。

有关对数平均且选大恒虚警电路的工作原理可参考相关文献［1］［2］，本文着重介绍用Altera公司的单片可编程逻辑器件FLEX10K实现此电路的方法，这里选取参加平均的距离单元数为16个，即前后数字延迟各为16个单元，检测单元前后各空开1个距离单元，即附加延迟为1个。

2 FLEX10K的性能简介

FLEX10K是ALTERA公司生产的一种嵌入式可编程逻辑器件（PLD），该器件在单片PLD内进行了两种阵列的系数集成，其中种是可实现兆功能（megafunction）的嵌入式阵列，第二种是可实现通用逻辑功能的逻辑阵列。FLEX10K在结构类型上属于逻辑单元型结构，器件给出的引脚到引脚的延时是确定的。它采用的是CMOSSRAM制造工艺，使用SRAM来存储编程数据，因此具有在电路可配置（ICR）的编程特性。具体的配置方式有被动型和主动型两种，其中被动型配置是在上电后由计算机把存放在硬盘内的编程数据由电缆装入器件；而主动型配置则是在上电后由PLD器件本身来将其外接ROM中的数据装入片内，此种方式非常适合脱机运行的场合使用。

FLEX10K器件具有高密度（可用逻辑门1万至25万；RAM：6144至40960位）、高速度、低功耗等特点。芯片内含专用进位链和级联链以及快速通道，因此它的互连方式十分灵活。FLEX10K器件的设计开发一般是在MAX＋PLUSⅡ软件上进行的。由于MAX＋PLUSⅡ软件有多种输入方式，同时具有仿真测试、延时分析、器件自动选择等功能，因而操作十分方便。

3对数平均且选大恒虚警电路设计

3．1电路的顶层设计

在用FLEX10K器件设计对数平均且选大恒虚警电路时，笔者采用了自顶向下（Top－Down）的设计方法，这是数字系统设计常用的方法之一，其主要过程是在将所需设计的电路进行功能划分后，首先采用直观图的图形输入方法进行顶层结构设计；再逐层地设计低层的结构，较低层的设计可采用图形输入和硬件描述语言相结合的方式来完成，并可及时通过对逐层的检查和仿真来提高设计的成功率。笔者设计的对数平均且选大恒虚警电路的顶层设计原理如图2所示。

从图2的顶层设计图可以看出，电路的输入信号有雷达回波A／D变换后的8位数字视频d［7…0］（幅度变化范围为0～255）、距离单元时钟clk和雷达触发脉冲clr。经恒虚警处理后的输出信号为out［7…0］。

3．2电路的组成

整个恒虚警电路主要有对数变换模块ln、数字延迟线模块delay、求均值模块mean、归一化模块normalize、反对数模块n－ln组成等。

a．对数变换模块和反对数模块

对数变换模块和反对数模块的组成是一样的，它们都采用“查表法”实现对数和反对数运算，两个模块均由兆功能LPM ROM和锁存器8DFF器件构成。LPMROM的功能与EPROM相类似，其中关键的是数据文件的编制，下面给出数据文件的获得方法：

设输入的信号为x，对数变换后的输出为y，则y＝k ln（x），其中，主要是确立系数k。当输入与输出为8位时，值均为255，则系数k＝y／ln（x）＝255／ln（255）＝46．02。所以通过y＝46．02 ln（x）即可计算出输入的对数运算结果。

反对数运算的公式为y＝ekx，利用公式即可将归一化的结果进行反对数运算。需要注意的是：在编制两个数据文件时，当输入值为0时，两个模块应做相应的特殊处理。

b．数字延迟线模块

数字延迟线实质上是一个移位寄存器，它可由8DFF器件级联而成。19单元数字延迟线、16单元数字延迟线、附加延迟分别由19、16、1个8DFF器件构成，而距离时钟信号clk和触发脉冲clr则分别作为移位时钟和清零信号。

c．求均值模块

求均值模块是在求16个距离单元信号之和的基础上完成的，求和模块是一个累加器电路。设本次累加器的值为C（n），次累加器的锁存值为C（n－1），16单元数字延迟线的输入为A，输出为B，则有：C（n）＝C（n－1）＋A－B。

由于输入信号为8位，所以16个距离单元的信号之和的值为12位，取其高8位，即可得到16个距离单元信号的平均值并经反相的距离时钟锁存输出。本模块用到的库函数主要有兆功能LPM＿＿ADD＿SUB和锁存器8DFF。

d．归一化模块

归一化模块可用VHDL语言编写。主要用于选择检测单元S两侧参加恒虚警处理距离单元信号的均值BJ1、BJ2中的大者，然后对其进行归一化相减运算，输出结果，其运算过程如下：OUT＝S－MAX（BJ1，J2），当相减结果OUT为负值时，可使其为0。

3．3电路工作过程

当雷达触发脉冲到来后，可将所有寄存器清零，以标志一个方位上回波恒虚警处理的开始。在距离时钟信号的控制下，经对数变换后的数字视频输入锁存器锁存后，可分成两路信号，分别送入16单元数字延迟线和求均值模块。而16单元数字延迟线输出的信号一路送入求均值模块，另一路经附加延迟得到检测单元的信号。求均值模块输出的均值由反相距离时钟信号锁存后，一路经19单元数字延迟线送入归一化模块，而另一路直接送入归一化模块，以便在反相时钟信号的控制下完成归一化运算，并将归一化的结果输出到反对数变换模块去进行反对数运算，将其结果用距离时钟信号锁存，这样，输出的信号即为恒虚警处理后的信号。

4结束语

经 过MAX＋PLUSⅡ开发软件的编译、适配以及 器件的自动选择，所设计的恒虚警电路可以在单片FLEX10K器件EPF10K10LC84－3内实现。笔者采用模拟数据对电路进行了仿真测试，结果显示，达到了预期的效果。由此可见，用单片FLEX10K器件实现的恒虚警电路体积小、工作可靠、开发周期短、易于修改，具有很强的实用性，体现了新型可编程逻辑器件在电路设计方面的优势。