摘 要：研究了DDS+双PLL构成的新型数字调谐系统:A环产生DDS所需的时钟信号,B环产生高频输出。B环使
调谐器输出频率f0作较大变化,A环和DDS使f0作小变动。该系统工作频率为850MHz~925MHz和1700MHz~1850MHz,频率分辨率可达25kHz。在单片微机控制下,可实现跳频。 关键词：数字调谐系统 DDS PLL 跳频
数字调谐系统是现代收发信机的,其性能直接影响通信质量的好坏,其主要部分是集成锁相式频率合成器。集成锁相环与微处理器结合,可由微机控制完成频率合成器的全部功能。
本文实现了一种与常规双环方案完全不同的新双环方案。该方案使用较高的鉴相频率,采用直接数字合成(DDS)芯片,通过改变DDS的时钟频率和频率控制字,使参考鉴相频率产生较小的变化,就能改变环路的输出频率,达到频率合成的目的。该方案既解决了小频道间隔与高频谱纯度间的矛盾,又具有高的转换速度;由单片微机完成计算和控制。
1 新方案原理
系统简化原理图如图1所示。其中B环使调谐器输出频率f0作较大变化,A环为DDS芯片提供时钟频率fc,只要改变A环总分频比NA和DDS的频率控制字,使DDS输出频率fd作小变动,便可使f0以较小间隔频率作步进改变。
图1 方案原理图
设A、B环中鉴相频率分别为100kHz和300kHz(由
晶振与fd分别经参考分频器得到),双模分频与频率合成芯片中的程序分频的总分频比分别为NA和NB,f0=1700MHz~1850MHz,f´0=850MHz~925MHz,△f0=25kHz,则由环路锁定时的频率关系得到△fd=4.16Hz～4.41Hz;所以只要△fd≤4.41Hz,便可使输出的频率分辨率达到25kHz。一般DDS的输出频率间隔做到小于0.1Hz,即可满足本要求。同理,当△f0＝±150kHz时(NB每改变1,f0变化300kHz),△fd＝±(25～26.47)Hz, 只要fd改变量为±26.47Hz,便可使△f0覆盖300kHz。上述表明采用DDS后,完全可使两环路使用高的鉴相频率,可大大提高频率转换速率。
上述方案中采用的DDS是一种取样系统,且存在相位舍位误差、幅度量化误差、DAC的非线性引起的误差等,故其输出为复合信号频谱,包含DDS输出频率fd、时钟频率fc及其各次谐波、各种组合频率以及其它虚假信号。根据文献[1]的推导,实际DDS的输出频率ω为:
B为从相位累加器N中舍去的低位数,K为频率控制字;mωp为相位舍位产生的杂散,nωc为时钟的各次谐波,lωd为输出的各次谐波。
其中,fc-fd杂散分量的幅度,即输出信号的杂散抑制度决定于该fc-fd的幅度和LPF的带外抑制度。如果fd与fc-fd之间的频率间隔越大,则主频与杂波之间的幅度差就越大,这样就可减小杂波对DDS的影响。一般的晶振频率都不是很高,但是利用锁相环(A环)就可以得到想要的频率,以增加主频和杂波之间的频率间隔。
另外,在式(1)中,项由相位舍位引起,该杂散可以通过选取适当的时钟频率和频率控制字以减小其影响。由式(2)可以看出,当K-int(K/2B)·2B=0,ωp=0,此时相位舍位不会使DDS的输出频谱产生杂散。因此可以利用锁相环(A环)为DDS提供时钟信号。由于A环是锁相环,因此DDS的时钟频率是可变的,可以通过调整DDS的时钟来抑止其杂散,也可通过改变它来改变DDS输出频率, 从而改变整个输出频率。通过软件编程还可以实现跳频的功能。
2 电路的实现
整个电路分为A环、DDS单元、B环、二分频单元、
单片机控制单元共五个部分。
2．1 DDS电路的设计
DDS选用AD公司的AD9850。其频率控制字K由N位的二进制数组成,输出频率由频率控制字决定:
根据取样定律,DDS的输出频率应小于fc/2,实际应用中一般只能达到0.4fc。
DDS的时钟选用A环的输出,频率范围是80MHz~100MHz。而DDS的时钟是120MHz,因此满足时钟要求。DDS输出频率范围是15MHz~19MHz,中心频率为17MHz,频率改变范围可以小于0.02Hz,完全满足输出频率间隔为25kHz的信号要求。带通滤波器用来抑止DDS输出的杂散和噪声。
2．2 A环
主要由集成芯片MC145170外加环路滤波器(LF)、压控
振荡器(VCO)、温补晶振(TXCO)以及
放大器组成。
(1) 锁相环芯片MC145170
该芯片主要包含可编程÷R、÷N分频器,8位程序控制C寄存器,单端鉴相器PDA和双端鉴相器PDB以及锁定指示器LD。通过选择不同的外接参考源或改变参考分频比R便可得到不同的基准参考频率fr;改变程序分频比N的值可得到fv;C寄存器用来控制整个芯片的工作;锁定检测器LD用来检测并指示环路是否锁定。单端鉴相器PDA为三态单端输出,当fv>fr或fv相位超前时,输出负脉冲;相反,则输出正脉冲;当fv=fr且同相位时,输出呈高阻状态。双端鉴相器PDB为双端输出,可在外部形成环路误差信号。当fv=fr或fv相位超前时,ΦV 输出负脉冲;相反,则ΦR输出负脉冲;当fv=fr且同相位时,两者除了有一极短暂、同相位的负脉冲外,均保持高电平。
(2) 压控振荡器VCO
VCO选用MAX2606,电路如图2所示。它是一种微型、高性能的中频压控振荡器。频率范围是70MHz~150MHz,只需用少量的外围器件。需注意的是外接电感LF的选择,该电感用来调整VCO输出频率。笔者选用电感LF=454nH来获得80MHz~100MHz的频率输出。当改变该电感时,输出频率范围也会变化。另外,输出端连接的电容C2的选择也很重要。如果C2太大,就不能与MAX2606的内部电路匹配,导致整个环路不能工作。
(3) A环环路滤波器LF
环路采用MC145170中的鉴相器PDA,在其输出端PDOUT外接环路滤波器。环路滤波器采用无源比例积分滤波器,如图3所示。滤波器的参数由式(4)和式(5)决定。
图2 MAX2606应用图
图3 A环环路滤波器
其中,ωn为环路等效自然频率,ξ为等效阻尼系数,KΦ为鉴相器的鉴相灵敏度,KVCO为VCO的压控灵敏度,N为反馈环路总分频比。在一般情况下,ξ取0.707～1,ωn取,由上述公式可计算出各参数。
(4) A环输出放大器
选用集成芯片MAX2611。MAX2611是一种低噪声放大器,具有高驱动能力,频率范围是DC到1100MHz,在500MHz时增益为18dB。
2.3 B环
主要由集成芯片MC145201外加环路滤波器、压控振荡器和放大器组成;其中MC145201与MC145170类似。
(1) B环环路滤波器LF
采用MC145201的单端输出,环路滤波器由R、C组成,结构与参数可参照A环环路滤波器的设计。
(2) B环放大器
采用MAX2473芯片,它是一种宽带、高反向隔离缓冲放大器。利用它隔离负载对VCO的影响,同时提高VCO输出信号的功率以便驱动二分频器。
(3) B环终的输出频率范围1700MHz~1850MHz
2.4 二分频器
采用有源二分频器芯片(MF220),对B环的输出频率进行二分频后获得850MHz～925MHz频率。
3 实验结果
(1) 实验图片(注:1kHz的分辨率是该频谱分析仪的分辨率)如图4～图7所示。
可见,环路锁定后可获得优良的输出频谱和良好的输出波形。
(2) 频稳度测量结果如表1。
一般锁相理论分析的结论是:环路锁定时,环路输出的频稳度与基准源的频稳度为同一数量级。可见,实际测量结果与理论分析相吻合。 表 1 频稳度测量结果
系统单元频稳度(30min时间段)晶振1.67×10-7A环输出1.03×10-7DDS输出1.18×10-7B环输出1.37×10-7二分频输出1.11×10-7
图4 A环锁定时输出的频谱图
图5 A环作为时钟时DDS输出的频谱图
图6 为B环锁定时输出的频谱图
图7 B环锁定时二分频后输出的频谱图
图8 200跳/s频谱图
4 跳频输出效果
跳频系统的两个主要指标是跳频带宽和跳频速率。一般来说,希望跳频带宽要宽,跳频的频率数目要多,跳频的速率要快。该系统的跳频速度至少可达5000跳/s。图8为200跳/s时的图片,由于仪器设备的限制,不能拍下更高的跳频速度的图片。但是可通过监测鉴相器的锁定指示信号来判断在高速跳频时是否失锁。
本系统的方案在很大程度上解决了锁相环中鉴相频率、频率间隔和频谱纯度之间的矛盾,实现了频率的快速跳变和小的步进,而且具有较高的频率输出。从上述实验图片和数据可以看出,该新型的DDS+双锁相环频率合成器组成的数字调谐系统具有优良的性能。
