SoC中的低功耗RF设计

　　在芬兰举行的国际SoC会议上，Catena Radio Design公司的CTO Kianush做了主题演讲：SoC中低功耗RF收发器的设计策略，它涉及到当前的一个问题即高度集成对数字电路来讲很有利，但是对RF设计者来讲却是个头疼的问题，主要问题包括串扰（数字噪声引入电源和信号线），无法接受的电源特性以及成本问题。

　　Kianush在演讲中提到的挑战是射频共存(比如GPS, 蓝牙和蜂窝通信)的问题。当想要更多的集成多个收发器在一个die中来降低成本时，将所有的射频部分完美地放在一起会由于接口问题而变成一个大难题。另外，在大小适当的晶片上实现这样的射频设计也是个问题，因为Vdd总是与更小器件尺寸匹配，所以太低的Vdd会降低射频的信号处理能力，引起更多的泄漏（因为更薄的氧化层），增加1/f闪烁噪声。

　　器件尺寸的缩放对RF收发器的功率耗散并没有帮助，因为发送器的功率由政府法规确定，它并不像数字电路一样功耗完全由技术决定。

　　SoC中的RF收发器

包含了模拟、RF、混合信号以及DSP电路。这是个很难做的混合物，所以现在有趋势将收发器做的尽量数字化，这个趋势就是软件无线电（SDR），它看上去是RF领域在这个年代的圣杯。通过校准和纠正技术，一个更加数字化的收发器可以用DSP来补偿低成本的模拟电路所带来的影响。

　　在一些RF应用中，平均功率消耗不由工作功率决定，而是由待机功耗决定，此时RF收发器是关闭的，只有处理器和总线处于工作状态。Kianush展示了一个ZigBee的例子，射频工作时间为1ms，待机时间为100ms到4s，此时，由于发送周期很短，1mA的待机电流导致的能量消耗会是20mA的发射电流导致的消耗的10倍。

　　制程的发展也会引起泄漏。对于一个恒压源，从180nm到130nm就会使泄漏增加10倍，问题出在更薄的栅极氧化层，在90nm光刻中它只有5个原子层（1.2nm）。绕过这个问题的一个方法是给系统的非易失性内存一个单独的电源，并在待机期间关闭所有电路。好消息是基于铬的高K绝缘材料在45nm制程上比65nm制程将泄漏减小了若干数量级。

　　对RF发送器来讲效率主要由功放（PA）的效率决定。GSM、蓝牙和ZigBee的发送器可以使用C类PA，相比于蜂窝电话射频采用的高度线性的A类PA来讲，C类不是很线性但是效率很高。接受器的功耗主要由动态范围的要求确定，由噪底和预计信号间的关系确定。

　　，Kianush讲到他们正在研发需要更少电感的发送器和接收器，因为数字电路可以只用一个电感就将成百上千门电路放到一个晶圆中。