供应，MT53E512M32D1ZW-046 WT:B

供应，MT53E512M32D1ZW-046 WT:B ，MICRON/美光，动态随机存取存储器

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概述


16Gb低VDDQ移动低功耗DDR4 SDRAM（LPDDR4X）是一种高速CMOS动态


随机存取存储器设备。该设备内部配置2通道或1通道?16


I/O，每个通道具有8个组。


一般注意事项 危芯练戏：依叭溜溜寺山寺依武叭武，


在整个数据表中，图形和文本将DQ称为DQ。DQ应解释为任何或全部


DQ统称，除非另有说明。


除非另有说明，否则DQS和CK应分别解释为DQS_t、DQS_c和CK_t、CK_c。


CA包括用于给定密度的所有CA引脚。


在时序图中，CMD仅用作指示器。实际信号出现在CA[5:0]上。


VREF表示VREFCA和VREFDQ。


完整的功能可以在整个文档中进行描述。任何页面或图表都可以


已经被简化以传达一个主题，并且可能不包括所有要求。


任何具体要求优先于一般声明。


此处未明确说明的任何功能均被视为未定义、非法、不受支持，并将


导致未知操作。


有关单端CK和DQS的功能或规格，请参阅LPDDR4X单端CK


DQS附录


特点


本数据表适用于LPDDR4X和LPDDR4的统一


基于LPDDR4X信息的产品。至于


LPDDR4设置，请参阅通用LPDDR4规范


在本数据表的末尾。


?超低电压和I/O电源


–VDD1=1.70–1.95V；标称1.80V


–VDD2=1.06–1.17伏；1.10V标称值


–VDDQ=0.57–0.65伏；标称0.60V


或VDDQ=1.06–1.17V；1.10V标称值


?频率范围


–2133–10 MHz（每个引脚的数据速率范围：4266–20


Mb/s）


?16n预取DDR体系结构


?每个通道8个内部银行，用于并行操作


?单一数据速率CMD/ADR输入


?每个字节通道的双向/差分数据选通


?可编程读取和写入延迟（RL/WL）


?可编程和动态突发长度（BL=16，


32）


?针对并行银行操作，按银行进行定向刷新


以及易于指挥调度


?每个裸片x16通道高达8.5 GB/s


?用于控制自我刷新的片上温度传感器


速度


?部分阵列自刷新（PASR）


?可选输出驱动强度（DS）


?时钟停止功能


?符合RoHS，“绿色”包装


?可编程VSS（ODT）终端


?单端CK和DQS支持


选项标记


?VDD1/VDD2/VDDQ:1.80V/1.10V/0.60V或


1.10伏


E


?阵列配置


–512兆x 32（2通道x 16 I/O）512M32


–1 Gig x 32（2通道x 16 I/O）1G32


–512兆x 64（4通道x 16 I/O）512M64


?设备配置


–封装D1中的512M32 x 1芯片


–封装D2中的512M32 x 2裸片


?FBGA“绿色”包装


–200球TFBGA（10毫米?14.5毫米x


1.05mm，?0.40 SMD）


ZW公司


–200球TFBGA（10毫米?14.5毫米x


1.1毫米，?0.40 SMD）


转发


–376球WFBGA（14mm?14mm x


0.71毫米，B.2 0.24 SMD）


新西兰


–556球TFBGA（12.4mm?12.4mm x


1.1毫米，B.2 0.24 SMD）


HJ


?速度等级、循环时间


–468ps@RL=36/40-046


?特殊选项


–备用基板B


–标准（空白）


?工作温度范围


––25?C至%2B85?C WT


––40?C至%2B95?C IT