XCF128XFTG64C 现场可编程门阵列

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在本次大会上，五家合作公司现场展示了PDCP虚拟化网元与NFVI软、硬件平台的充分解耦——同样一套PDCP网元应用，无需修改，即可自动适配基于FPGA和ASIC不同形态的加速设备，实现对ZUC编解码算法的硬件加速；当系统中不具备加速硬件时，网元应用也可自动采用基于CPU的纯软件实现。在性能方面，与CPU纯软实现相比，采用赛灵思FPGA的Napatech智能网卡方案可提升ZUC编码吞吐量10倍、PDCP整体吞吐量3倍，并且实现时延的20倍降低。

展望下一阶段工作，五家合作公司计划将进一步优化方案、提升性能；同时也期望业界有更多合作伙伴加入联合研发，促进开源社区接纳可编程通用加速器的方案，以及统一的封装接口方案，最终促进NFVI高能效解决方案的成熟，加速NFV在无线侧的应用产业落地。

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